KR100632664B1 - Method of forming an isolation layer in a semiconductor device - Google Patents

Method of forming an isolation layer in a semiconductor device Download PDF

Info

Publication number
KR100632664B1
KR100632664B1 KR1020020079208A KR20020079208A KR100632664B1 KR 100632664 B1 KR100632664 B1 KR 100632664B1 KR 1020020079208 A KR1020020079208 A KR 1020020079208A KR 20020079208 A KR20020079208 A KR 20020079208A KR 100632664 B1 KR100632664 B1 KR 100632664B1
Authority
KR
South Korea
Prior art keywords
oxide film
sidewall
forming
trench
oxidation process
Prior art date
Application number
KR1020020079208A
Other languages
Korean (ko)
Other versions
KR20040051305A (en
Inventor
박정환
곽노열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020079208A priority Critical patent/KR100632664B1/en
Publication of KR20040051305A publication Critical patent/KR20040051305A/en
Application granted granted Critical
Publication of KR100632664B1 publication Critical patent/KR100632664B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 형성하고 트렌치를 형성하기 위한 식각 공정에 의해 발생된 식각 손상을 보상할 목적으로 트렌치의 측벽 및 저면을 산화시키는 과정에서, 목표 두께의 일부 두께만을 산화시키고 챔버 내부를 정화한 후 다시 나머지 두께를 산화시키는 2차례의 측벽 산화 공정(Side wall oxidation)으로 식각 손상을 보상함으로써, 활성 영역의 임계 치수(Critical Dimension; CD)를 확보하면서 산화 공정을 충분히 진행할 수 있어 리프레시(Refresh) 특성이 저하되는 것을 방지하고 트렌치의 상부 및 하부 모서리를 둥글게 형성하는 라운딩 처리 효과를 동시에 얻을 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
The present invention relates to a method of forming a device isolation layer of a semiconductor device, and in the process of oxidizing the sidewalls and the bottom of the trench for the purpose of compensating the etching damage caused by the etching process for forming the trench and forming the trench, Compensate for etch damage with two side wall oxidation processes that oxidize only a portion of the thickness, purify the interior of the chamber, and then oxidize the remaining thickness, thereby oxidizing while ensuring the critical dimensions (CD) of the active region. Disclosed is a method of forming a device isolation layer of a semiconductor device capable of sufficiently proceeding a process to prevent a decrease in refresh characteristics and simultaneously obtain a rounding effect of rounding upper and lower corners of a trench.

소자 분리막, 식각 손상, 산화 공정Device Membrane, Etch Damage, Oxidation Process

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in a semiconductor device} Method of forming an isolation layer in a semiconductor device             

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1G are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.

도 2a 및 도 2b는 측벽 산화막을 비교하기 위한 단면 셈 사진들이다.
2A and 2B are cross sectional photographs for comparing sidewall oxide films.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

201, 101 : 반도체 기판 102 : 패드 산화막201 and 101: semiconductor substrate 102: pad oxide film

103 : 패드 질화막 104 : 포토레지스트 패턴103: pad nitride film 104: photoresist pattern

105 : 트렌치 206, 106 : 측벽 산화막105: trench 206, 106: sidewall oxide film

107 : 라이너 산화막 108 : 절연 물질층107: liner oxide film 108: insulating material layer

209, 109 : 소자 분리막
209 and 109: device isolation films

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성하기 위하여 트렌치를 형성하는 과정에서 발생된 식각 손상을 충분히 치유하면서 트렌치의 상부 및 하부 모서리를 둥글게 라운딩 처리하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device. In particular, the upper and lower edges of a trench may be removed while sufficiently curing the etching damage generated during the trench formation to form a device isolation layer having a shallow trench isolation (STI) structure. The present invention relates to a device isolation film forming method of a semiconductor device that is rounded.

STI(Shallow Trench Isolation) 구조의 소자 분리막은 소자 분리 영역의 반도체 기판을 소정 깊이만큼 식각하여 트렌치를 형성한 후 트렌치를 절연 물질로 매립하는 방법으로 형성되는데, 메모리 소자가 고집적화되어 감에 따라 STI 구조로 이루어진 소자 분리막의 측벽 스트레스(Sidewall stress)는 리프레시 타임(Refresh time)과 같은 소자의 중요한 전기적 특성에 큰 영향을 준다. 이러한 STI 구조의 소자 분리막을 형성하는 방법을 좀 더 구체적으로 설명하면 다음과 같다. A device isolation film having a shallow trench isolation (STI) structure is formed by etching a semiconductor substrate in a device isolation region to a predetermined depth to form a trench, and then filling the trench with an insulating material. As the memory device becomes highly integrated, the STI structure Sidewall stress of the device isolation layer having a large influence on the important electrical characteristics of the device, such as the refresh time. A method of forming the device isolation film having the STI structure will be described in more detail as follows.

먼저, 반도체 기판 상부에 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조를 형성한 후 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성한다. 트렌치가 형성되면 세정 공정을 실시한 후, 측벽 희생 산화(Side wall sacrifice oxidation) 공정으로 트렌치의 측벽 및 저면을 산화시켜 측벽 희생 산화막을 형성한 후 이를 제거하여 식각 손상을 보상한다. 이어서, 측벽 산화 공정(Side wall oxidation)으로 트렌치의 측벽 및 저면에 측벽 산화막을 다시 형성한다. 계속해서, 산화물과 같은 절연물질로 트렌치를 매립하고 화학적 기계적 연마 공정으로 평탄화 공정을 실시한 후 패드 질화막을 제거한다. 이로써, STI 구조의 소자 분리막이 형성된다.First, a stacked structure of a pad oxide film and a pad nitride film having a device isolation region defined thereon is formed on the semiconductor substrate, and then the semiconductor substrate is etched to form a trench in the device isolation region. When the trench is formed, a cleaning process is performed, and then sidewalls and bottoms of the trench are oxidized by sidewall sacrifice oxidation to form a sidewall sacrificial oxide film and then removed to compensate for etching damage. Subsequently, the sidewall oxide film is formed again on the sidewalls and the bottom of the trench by sidewall oxidation. Subsequently, the trench is filled with an insulating material such as an oxide and subjected to a planarization process by a chemical mechanical polishing process, and then the pad nitride film is removed. As a result, an element isolation film having an STI structure is formed.

상기에서, 측벽 희생 산화 공정은 소자가 고집적화 되어 감에 따라 활성 영역의 임계 치수(Critical Dimension; CD)를 확보하기 위하여 생략되고 있는 추세이다. 이렇게 측벽 희생 산화 공정이 생략되면 충분한 산화 공정을 진행할 수 없기 때문에, 트렌치를 형성하면서 발생된 트렌치 측벽의 식각 손상을 충분히 보상하기가 어렵고 이로 인해 기생 트랜지스터 특성도 야기된다. 더욱이, 측벽 산화막의 두께가 감소함에 따라, 리프레시(Refresh) 불량에 의해 소자의 전기적 특성이 저하되거나 산화 공정으로 트렌치의 상부 모서리를 둥글게 라운딩 처리하기가 어려워져 트렌치의 상부에서 전계가 집중되고, 소자 분리막의 상부에서는 모우트(Moat)가 발생될 수 있어 공정의 신뢰성이 저하되는 문제점이 발생될 수 있다.
In the above, the sidewall sacrificial oxidation process is a trend that is omitted in order to secure the critical dimension (CD) of the active region as the device is highly integrated. If the sidewall sacrificial oxidation process is omitted, a sufficient oxidation process cannot be performed, and thus, it is difficult to sufficiently compensate for the etching damage of the trench sidewalls generated while forming the trench, thereby causing parasitic transistor characteristics. Furthermore, as the thickness of the sidewall oxide film decreases, the electrical characteristics of the device are degraded due to a refresh failure, or it becomes difficult to round the upper edge of the trench by an oxidation process, so that an electric field is concentrated on the top of the trench. Moat may be generated in the upper part of the separator, which may cause a problem in that the reliability of the process is deteriorated.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 트렌치를 형성하고 트렌치를 형성하기 위한 식각 공정에 의해 발생된 식각 손상을 보상할 목적으로 트렌치의 측벽 및 저면을 산화시키는 과정에서, 목표 두께의 일부 두께만을 산화시키고 챔버 내부를 정화한 후 다시 나머지 두께를 산화시키는 2차례의 측벽 산화 공정(Side wall oxidation)으로 식각 손상을 보상함으로써, 활성 영역의 임계 치수(Critical Dimension; CD)를 확보하면서 산화 공정을 충분히 진행할 수 있어 리프레시(Refresh) 특성이 저하되는 것을 방지하고 트렌치의 상부 및 하부 모서리를 둥글게 형성하는 라운딩 처리 효과를 동시에 얻을 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는 데 그 목적이 있다.
Accordingly, the present invention provides a partial thickness of the target thickness in the process of oxidizing the sidewalls and the bottom of the trench for the purpose of compensating the etching damage caused by the etching process for forming the trench and forming the trench to solve the above problems. Compensate for the etch damage by two side wall oxidation processes, which oxidize the bay, purify the interior of the chamber, and then oxidize the rest of the thickness, thereby ensuring the oxidation process while ensuring the critical dimensions of the active region (CD). An object of the present invention is to provide a method of forming a device isolation layer of a semiconductor device capable of sufficiently proceeding, thereby preventing the refresh characteristic from deteriorating and simultaneously obtaining a rounding treatment effect of rounding the upper and lower corners of the trench.

본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조가 형성된 반도체 기판이 제공되는 단계와, 소자 분리 영역에 트렌치를 형성하는 단계와, 1차 측벽 산화 공정으로 트렌치의 측벽 및 저면을 산화시켜 측벽 산화막을 형성하는 단계와, 챔버 내부를 정화시키는 단계와, 2차 측벽 산화 공정으로 측벽 산화막을 목표 두께로 형성하면서 트렌치의 상부 및 하부 모서리를 둥글게 라운딩 처리하는 단계와, 트렌치를 절연물질로 매립한 후 반도체 기판 상부의 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하는 단계를 포함한다. The method of forming an isolation layer of a semiconductor device according to an embodiment of the present invention includes providing a semiconductor substrate having a stacked structure of a pad oxide layer and a pad nitride layer in which an isolation region is defined, forming a trench in the isolation region; Forming a sidewall oxide film by oxidizing the sidewalls and bottom of the trench by a primary sidewall oxidation process, purifying the inside of the chamber, and forming a sidewall oxide film to a target thickness by a secondary sidewall oxidation process, while forming upper and lower edges of the trench. Forming a device isolation layer by removing the pad nitride layer and the pad oxide layer on the semiconductor substrate after filling the trench with an insulating material.

상기에서, 1차 측벽 산화 공정은 측벽 산화막을 목표 두께의 30 내지 50%에 해당하는 두께로 형성하며, 1차 측벽 산화 공정은 측벽 산화막을 10 내지 30Å의 두께로 형성할 수 있다. In the above description, the primary sidewall oxidation process may form the sidewall oxide film to a thickness corresponding to 30 to 50% of the target thickness, and the primary sidewall oxidation process may form the sidewall oxide film to a thickness of 10 to 30 kPa.

이어서, 1차 측벽 산화 공정을 실시한 후 정화를 실시하기 전에, 950 내지 1100℃의 온도에서 질소 분위기로 어닐링을 실시하여 측벽 산화막을 안정화시키는 단계를 더 실시할 수 있다. Subsequently, after performing the primary sidewall oxidation process and before purifying, the sidewall oxide film may be further stabilized by annealing in a nitrogen atmosphere at a temperature of 950 to 1100 ° C.

이후, 2차 측벽 산화 공정은 측벽 산화막을 40 내지 80Å의 두께로 형성할 수 있으며, 1차 및 2차 측벽 산화 공정 시간은 총 10분 내지 20분 동안 실시할 수 있다. Subsequently, the secondary sidewall oxidation process may form a sidewall oxide layer having a thickness of 40 to 80 kPa, and the primary and secondary sidewall oxidation process may be performed for a total of 10 to 20 minutes.                     

한편, 2차 측벽 산화 공정을 실시한 후 절연 물질을 증착하기 전에, 트렌치의 절연 취약 예상 부분이 보강되도록 N2O 가스 또는 NO 가스 분위기에서 어닐링을 실시하여 측벽 산화막 상부에 질화 산화막을 형성하는 단계를 더 실시할 수 있다. On the other hand, after performing the secondary sidewall oxidation process and before depositing the insulating material, annealing in an N 2 O gas or NO gas atmosphere to reinforce the expected weak insulation portion of the trench to form a nitride oxide film on the sidewall oxide film. It can be carried out more.

또한, 질화 산화막을 형성한 후에, 측벽 산화막을 포함한 전체 상부 구조에 라이너 산화막을 형성하는 단계를 더 실시할 수도 있다. 이때, 라이너 산화막은 고온 산화막을 30 내지 100Å의 두께로 증착하여 형성할 수 있다.
In addition, after the nitride oxide film is formed, the step of forming the liner oxide film on the entire upper structure including the sidewall oxide film may be further performed. In this case, the liner oxide film may be formed by depositing a high temperature oxide film with a thickness of 30 to 100 kPa.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.

도 1a 내지 도 1은 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A through 1 are cross-sectional views of devices for describing a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(101) 상에 패드 산화막(102) 및 패드 질화막(103)을 순차적으로 형성한다. 이어서, 패드 질화막(103) 상부에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴(104)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(103)이 노출된다. 상기에서, 패드 산화막(102)은 10 내 지 200Å의 두께로 형성하고, 패드 질화막은 300 내지 3000Å의 두께로 형성한다. Referring to FIG. 1A, a pad oxide film 102 and a pad nitride film 103 are sequentially formed on a semiconductor substrate 101. Subsequently, a photoresist is applied on the pad nitride layer 103, followed by an exposure and development process to form a photoresist pattern 104 in which an element isolation region, which is a region where the device isolation layer is to be formed, is defined. As a result, the pad nitride film 103 in the region where the device isolation film is to be formed is exposed. In the above description, the pad oxide film 102 is formed to a thickness of 10 to 200 kPa, and the pad nitride film is formed to a thickness of 300 to 3000 kPa.

도 1b를 참조하면, 식각 공정을 통해 소자 분리 영역의 패드 질화막(103)을 제거한 후 하부에 노출된 패드 산화막(102)을 순차적으로 제거한다. 이로써, 소자 분리 영역의 반도체 기판(101)이 노출된다. Referring to FIG. 1B, after the pad nitride layer 103 of the device isolation region is removed through the etching process, the pad oxide layer 102 exposed to the bottom is sequentially removed. As a result, the semiconductor substrate 101 in the element isolation region is exposed.

도 1c를 참조하면, 소자 분리 영역의 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(105)를 형성한다. 이때, 트렌치(105)는 1000 내지 30000Å의 깊이로 형성하며, 필요에 따라서는 3um 내지 10um의 깊은 깊이로 형성할 수도 있다. 이후, 포토레지스트 패턴(도 1b의 104)을 제거한다. Referring to FIG. 1C, the trench 105 is formed by etching the semiconductor substrate 101 in the device isolation region to a predetermined depth. At this time, the trench 105 is formed to a depth of 1000 to 30000Å, it may be formed to a deep depth of 3um to 10um as needed. Thereafter, the photoresist pattern (104 in FIG. 1B) is removed.

도 1d를 참조하면, 트렌치를 형성하기 위한 식각 공정에 의해 발생된 식각 손상을 보상하기 위하여 산소 분위기에서 1차 측벽 산화(Side wall oxidation) 공정으로 트렌치(105)의 측벽 및 저면을 산화시켜 측벽 산화막(106)을 형성한다. 여기서, 측벽 산화막(106)은 트렌치(105)의 측벽을 목표 두께의 30 내지 50%만큼만 산화시켜 형성한다. 이후, 950 내지 1100℃의 온도에서 질소 분위기로 어닐링을 실시하여 측벽 산화막(106)을 안정화시키는 것이 바람직하다. 이렇게 1차 측벽 산화 공정이 완료되면 N2 가스를 이용하여 챔버 내부를 정화한다. Referring to FIG. 1D, the sidewall oxide film is oxidized by oxidizing the sidewalls and the bottom surface of the trench 105 in a primary sidewall oxidation process in an oxygen atmosphere to compensate for etching damage caused by an etching process for forming a trench. Form 106. Here, the sidewall oxide film 106 is formed by oxidizing the sidewall of the trench 105 by only 30 to 50% of the target thickness. Thereafter, the sidewall oxide film 106 may be stabilized by annealing in a nitrogen atmosphere at a temperature of 950 to 1100 ° C. After the first sidewall oxidation process is completed, the inside of the chamber is purged using N 2 gas.

도 1e를 참조하면, 2차 측벽 산화 공정을 실시하여 측벽 산화막(106)을 목표 두께로 형성하면서 식각 손상을 완전히 보상한다. 여기서, 2차 측벽 산화 공정은 이미 형성된 측벽 산화막(106)을 통해서 산화 작용이 이루어져야 하기 때문에, 일반 산화 공정 시보다 2배 내지는 4배 정도까지 산화 속도가 늦어진다. 이 시간은 도 1d에서 형성된 측벽 산화막(106)의 두께에 따라 달라지므로, 도 1d에서는 이를 고려하여 측벽 산화막(106)의 초기 형성 두께를 결정하며, 바람직하게는 초기에 10 내지 30Å의 두께로 측벽 산화막(106)을 형성한 후 30 내지 50Å의 두께만큼 더 산화시켜 40 내지 80Å의 두께로 측벽 산화막(106)을 형성한다. 또한, 1차 및 2차 측벽 산화 공정 시간은 총 10분 내지 20분 동안 실시하되, 이를 적절하게 분배하여 1차 및 2차 측벽 산화 공정을 실시하며, 산소의 공급 유량을 5리터 이하로 제어하여 가능한 서서히 산화 공정이 진행되도록 함으로써 측벽 산화막(106)의 막질을 치밀화한다. 한편, 측벽 산화막(106)을 통해서 산화 작용이 이루어지기 때문에, 내부의 반도체 기판(101)이 보다 더 많이 산화되면서 트렌치(105)의 상부 및 하부 모서리가 둥글게 라운딩 처리 된다. Referring to FIG. 1E, the secondary sidewall oxidation process is performed to form the sidewall oxide layer 106 to a target thickness to completely compensate for the etching damage. In this case, the second sidewall oxidation process requires oxidation through the already formed sidewall oxide film 106, and thus the oxidation rate is slowed by about 2 to 4 times than in the normal oxidation process. Since this time depends on the thickness of the sidewall oxide film 106 formed in FIG. 1D, the initial formation thickness of the sidewall oxide film 106 is determined in FIG. 1D in consideration of this, and preferably the sidewall has a thickness of 10 to 30 kPa initially. After the oxide film 106 is formed, the sidewall oxide film 106 is formed to a thickness of 40 to 80 GPa by further oxidizing by a thickness of 30 to 50 GPa. In addition, the first and second sidewall oxidation process time is carried out for a total of 10 to 20 minutes, appropriately distributed to perform the first and second sidewall oxidation process, by controlling the supply flow rate of oxygen to 5 liters or less The film quality of the sidewall oxide film 106 is densified by allowing the oxidation process to proceed as gradually as possible. On the other hand, since the oxidation is performed through the sidewall oxide film 106, the upper and lower edges of the trench 105 are rounded while the internal semiconductor substrate 101 is more oxidized.

도 1f를 참조하면, 트렌치(106)를 절연 물질로 매립하기 전에 트렌치(106)의 측벽 및 저면에 형성된 측벽 산화막(106)을 포함한 전체 상부 구조에 라이너 산화막(107)을 형성할 수 있다. 여기서, 라이너 산화막(107)은 고온 산화막(Hot Temperature Oxide; HTO)을 증착하여 형성할 수 있으며, 30 내지 100Å의 두께로 형성한다. 한편, 상기에서 제시한 측벽 산화막(106) 및 라이너 산화막(107)의 두께 및 적용 유무는 소자의 디자인 룰과 소자의 동작 특성에 따라 적절하게 조절될 수 있다. Referring to FIG. 1F, the liner oxide layer 107 may be formed on the entire upper structure including the sidewall oxide layer 106 formed on the sidewalls and the bottom surface of the trench 106 before the trench 106 is filled with an insulating material. Here, the liner oxide film 107 may be formed by depositing a hot temperature oxide (HTO), and has a thickness of 30 to 100 kPa. Meanwhile, the thickness and application of the sidewall oxide film 106 and the liner oxide film 107 described above may be appropriately adjusted according to the design rules of the device and the operation characteristics of the device.

한편, 라이너 산화막(107)을 형성하기 전에, N2O 가스 또는 NO 가스 분위기에서 어닐링을 실시하여 트렌치(105)의 절연 취약 예상 부분이 보강되도록 측벽 산 화막(106) 상부에 질화 산화막(도시되지 않음)을 형성할 수도 있다.On the other hand, prior to forming the liner oxide film 107, an oxynitride film (not shown) is formed on the sidewall oxide film 106 to anneal in an N 2 O gas or NO gas atmosphere to reinforce the expected weak insulation portion of the trench 105. May not be used).

도 1g를 참조하면, 트렌치(도 1f의 105)가 매립되도록 전체 상부에 절연 물질층(도시되지 않음)을 형성한 후 화학적 기계적 연마 공정으로 패드 질화막(도 1f의 103) 상부의 절연 물질층을 제거하고, 식각 공정으로 패드 질화막 및 패드 산화막(도 1f의 102)을 순차적으로 제거한다. 이로써, 절연 물질층(108)은 트렌치에만 잔류되어 절연 물질층(108), 라이너 산화막(107) 및 측벽 산화막(106)으로 이루어진 소자 분리막(109)이 형성된다. 여기서, 절연 물질층(108)은 HDP-CVD, USG, TEOS, HTO, SOG 또는 BPSG 등으로 형성할 수 있다. Referring to FIG. 1G, an insulating material layer (not shown) is formed over the entire portion of the trench (105 in FIG. 1F) to be filled, and then the insulating material layer on the pad nitride layer (103 in FIG. 1F) is formed by a chemical mechanical polishing process. The pad nitride film and the pad oxide film (102 of FIG. 1F) are sequentially removed by an etching process. As a result, the insulating material layer 108 remains only in the trench to form the device isolation layer 109 including the insulating material layer 108, the liner oxide layer 107, and the sidewall oxide layer 106. Here, the insulating material layer 108 may be formed of HDP-CVD, USG, TEOS, HTO, SOG or BPSG.

도 2a 및 도 2b에 도시된 단면 셈 사진으로 종래 기술과 본 발명에 의한 측벽 산화막의 상태를 비교해보면 다음과 같다. 본 발명에 따라 반도체 기판(201)과 소자 분리막(209) 사이에 형성된 도 2b의 측벽 산화막(206)이 종래 기술에 따라 반도체 기판(201)과 소자 분리막(209) 사이에 형성된 도 2a의 측벽 산화막(206)보다 더 균일하게 형성된 것을 알 수 있다.
Comparing the state of the side wall oxide film according to the prior art and the present invention with the cross-sectional image shown in FIGS. 2A and 2B are as follows. The sidewall oxide film of FIG. 2A formed between the semiconductor substrate 201 and the device isolation film 209 according to the present invention is formed between the semiconductor substrate 201 and the device isolation film 209 according to the prior art. It can be seen that it is formed more uniformly than 206.

상기에서 서술한 소자 분리막 형성 방법은 소자 분리막의 간격 및 폭이 좁아진 경우에도 용이하게 적용할 수 있으며, 이로 인해 라이너 산화막 및 트렌치로의 절연 물질 매립에 대한 마진을 확보할 수 있으므로 안정적으로 소자를 집적화 시킬 수 있다. The above-described device isolation film forming method can be easily applied even when the gap and width of the device isolation film are narrowed, thereby securing a margin for embedding the insulating material into the liner oxide film and the trench, thereby stably integrating the device. You can.

한편, 측벽 산화 공정 시간이 종래의 약 2분 정도보다 5 내지 10배 정도 길 어지므로 식각 손상을 확실히 제거하고 우수한 라운딩 특성을 얻을 수 있으며, 이로 인해 스트레스가 줄어들어 리프레시 특성을 포함한 소자의 전기적 특성이 향상된다. On the other hand, the sidewall oxidation process time is about 5 to 10 times longer than about 2 minutes, so that the etching damage can be reliably eliminated and excellent rounding characteristics can be obtained. As a result, the electrical characteristics of the device including the refresh characteristics can be reduced. Is improved.

또한, 2차에 걸쳐 측벽 산화 공정을 실시하므로 측벽 산화막의 두께가 감소함에 따라 발생되는 측벽 산화막의 거칠기를 고온에서의 실리콘 원자 이동(Si migration)으로 낮출 수 있다.In addition, since the sidewall oxidation process is performed secondarily, the roughness of the sidewall oxide film generated as the thickness of the sidewall oxide film is reduced can be reduced by silicon migration at high temperature.

Claims (9)

소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a stacked structure of a pad oxide film and a pad nitride film in which device isolation regions are defined; 상기 소자 분리 영역에 트렌치를 형성하는 단계;Forming a trench in the device isolation region; 1차 측벽 산화 공정으로 상기 트렌치의 측벽 및 저면을 산화시켜 측벽 산화막을 형성하는 단계;Oxidizing the sidewalls and the bottom of the trench to form a sidewall oxide film by a first sidewall oxidation process; 챔버 내부를 정화시키는 단계;Purging the interior of the chamber; 2차 측벽 산화 공정으로 상기 측벽 산화막을 목표 두께로 형성하면서 상기 트렌치의 상부 및 하부 모서리를 둥글게 라운딩 처리하는 단계;Rounding the upper and lower edges of the trench while forming the sidewall oxide layer to a target thickness by a secondary sidewall oxidation process; 상기 트렌치를 절연물질로 매립한 후 상기 반도체 기판 상부의 상기 패드 질화막 및 상기 패드 산화막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.And removing the pad nitride layer and the pad oxide layer on the semiconductor substrate after filling the trench with an insulating material to form an isolation layer. 제 1 항에 있어서,The method of claim 1, 상기 1차 측벽 산화 공정은 상기 측벽 산화막을 목표 두께의 30 내지 50%에 해당하는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.And forming the sidewall oxide layer in a thickness corresponding to 30 to 50% of a target thickness. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 1차 측벽 산화 공정은 상기 측벽 산화막을 10 내지 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.The primary sidewall oxidation process is a device isolation film forming method of the semiconductor device, characterized in that for forming a sidewall oxide film having a thickness of 10 to 30Å. 제 1 항에 있어서, 상기 1차 측벽 산화 공정을 실시한 후 상기 정화를 실시하기 전에, The method of claim 1, wherein after performing the primary sidewall oxidation process, before performing the purification, 950 내지 1100℃의 온도에서 질소 분위기로 어닐링을 실시하여 상기 측벽 산화막을 안정화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. And annealing in a nitrogen atmosphere at a temperature of 950 to 1100 ° C. to stabilize the sidewall oxide film. 제 1 항에 있어서,The method of claim 1, 상기 2차 측벽 산화 공정은 상기 측벽 산화막을 40 내지 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.And the second sidewall oxidation process forms the sidewall oxide film in a thickness of 40 to 80 [mu] s. 제 1 항에 있어서,The method of claim 1, 상기 1차 및 2차 측벽 산화 공정 시간은 총 10분 내지 20분 동안 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.The first and second sidewall oxidation process time is performed for a total of 10 minutes to 20 minutes. 제 1 항에 있어서, 상기 2차 측벽 산화 공정을 실시한 후 상기 절연 물질을 증착하기 전에, The method of claim 1, wherein after the secondary sidewall oxidation process is performed and before the insulating material is deposited, 상기 트렌치의 절연 취약 예상 부분이 보강되도록 N2O 가스 또는 NO 가스 분위기에서 어닐링을 실시하여 싱기 측벽 산화막 상부에 질화 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.And annealing in an N 2 O gas or NO gas atmosphere so as to reinforce the expected weak insulation portion of the trench to form a nitride oxide film on the sidewall oxide film. 제 7 항에 있어서, 상기 질화 산화막을 형성한 후에, The method of claim 7, wherein after forming the nitride oxide film, 상기 측벽 산화막을 포함한 전체 상부 구조에 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.And forming a liner oxide film in the entire upper structure including the sidewall oxide film. 제 8 항에 있어서,The method of claim 8, 상기 라이너 산화막은 고온 산화막을 30 내지 100Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.The liner oxide film is a device isolation film forming method of a semiconductor device, characterized in that formed by depositing a high temperature oxide film to a thickness of 30 to 100Å.
KR1020020079208A 2002-12-12 2002-12-12 Method of forming an isolation layer in a semiconductor device KR100632664B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020079208A KR100632664B1 (en) 2002-12-12 2002-12-12 Method of forming an isolation layer in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020079208A KR100632664B1 (en) 2002-12-12 2002-12-12 Method of forming an isolation layer in a semiconductor device

Publications (2)

Publication Number Publication Date
KR20040051305A KR20040051305A (en) 2004-06-18
KR100632664B1 true KR100632664B1 (en) 2006-10-11

Family

ID=37345285

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020079208A KR100632664B1 (en) 2002-12-12 2002-12-12 Method of forming an isolation layer in a semiconductor device

Country Status (1)

Country Link
KR (1) KR100632664B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101025730B1 (en) * 2004-07-30 2011-04-04 주식회사 하이닉스반도체 Method for isolation in semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026143A (en) * 2000-04-27 2002-01-25 Internatl Business Mach Corp <Ibm> Method for forming oxide layer on trench sidewall
KR20020043123A (en) * 2000-12-01 2002-06-08 윤종용 Semiconductor device having shallow trench isolation structure and method for manufacturing the same
KR20020054895A (en) * 2000-12-28 2002-07-08 윤종용 Method for fabricating trench isolation having sidewall oxide layers with a different thickness
KR100449318B1 (en) * 2001-12-20 2004-09-18 동부전자 주식회사 Method for forming isolation layer in semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026143A (en) * 2000-04-27 2002-01-25 Internatl Business Mach Corp <Ibm> Method for forming oxide layer on trench sidewall
KR20020043123A (en) * 2000-12-01 2002-06-08 윤종용 Semiconductor device having shallow trench isolation structure and method for manufacturing the same
KR20020054895A (en) * 2000-12-28 2002-07-08 윤종용 Method for fabricating trench isolation having sidewall oxide layers with a different thickness
KR100449318B1 (en) * 2001-12-20 2004-09-18 동부전자 주식회사 Method for forming isolation layer in semiconductor device

Also Published As

Publication number Publication date
KR20040051305A (en) 2004-06-18

Similar Documents

Publication Publication Date Title
US6683354B2 (en) Semiconductor device having trench isolation layer and a method of forming the same
US7700455B2 (en) Method for forming isolation structure in semiconductor device
JP4593521B2 (en) Trench element isolation method for integrated circuit device using high selectivity CMP
JPH11233612A (en) Method of isolating and forming trench of semiconductor device
JP2005166700A (en) Semiconductor device and manufacturing method therefor
US6828248B1 (en) Method of pull back for forming shallow trench isolation
KR100823703B1 (en) Isolation structure, method of forming the isolation structure, semiconductor device having the isolation structure and method of manufacturing the semiconductor device having the isolation structure
US6682987B2 (en) Methods of forming a trench isolation region in a substrate by removing a portion of a liner layer at a boundary between a trench etching mask and an oxide layer in a trench and integrated circuit devices formed thereby
KR100632664B1 (en) Method of forming an isolation layer in a semiconductor device
KR100564561B1 (en) Method for trench isolation in semiconductor device without void
KR100578646B1 (en) Method of forming floating gate in flash memory device
KR20010001735A (en) a semiconductor device comprising a trench type isolation film and method for manufacturing the same
JPH11195701A (en) Semiconductor device and manufacture thereof
JP2007134559A (en) Semiconductor device and its manufacturing method
KR101025731B1 (en) Isolation structure with liner nitride in semiconductor device and method for manufacturing the same
KR20040059445A (en) Method for forming trench type isolation layer in semiconductor device
KR100548573B1 (en) Method for forming element isolating layer by partial oxidation process
US7067390B2 (en) Method for forming isolation layer of semiconductor device
JP2001244327A (en) Method for manufacturing semiconductor device
KR20010019280A (en) Method for shallow trench isolation
KR20030052663A (en) method for isolating semiconductor device
KR100561974B1 (en) A Manufacturing Method of Semiconductor Element
KR100545211B1 (en) A method for forming an isolation layer of a semiconductor device
KR100826776B1 (en) Method for forming isolation layer in semiconductor device
JP2002050682A (en) Method for manufacturing semiconductor device and reticle mask

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee