KR100546109B1

KR100546109B1 - Word line forming method of semiconductor device

Info

Publication number: KR100546109B1
Application number: KR1019990023485A
Authority: KR
Inventors: 이승혁; 권기성
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-22
Filing date: 1999-06-22
Publication date: 2006-01-24
Also published as: KR20010003263A

Abstract

본 발명은 반도체소자의 워드라인 형성방법에 관한 것으로, The present invention relates to a method for forming a word line of a semiconductor device,

소자분리막이 형성된 반도체기판 상에 워드라인을 형성하는 방법에 있어서, 반도체기판 상부에 워드라인용 도전체를 형성하고 상기 소자분리막 상에서 이웃하는 워드라인과 연결되는 보조패턴을 형성할 수 있는 워드라인 마스크를 이용하여 상기 워드라인용 도전체를 패터닝함으로써 워드라인을 형성한 다음, 후속 공정으로 상기 보조패턴을 제거하는 공정으로 반도체소자의 고집적화에 따른 워드라인을 패턴의 무너짐 없이 용이하게 형성할 수 있어 반도체소자의 고집적화를 가능하게 하는 기술이다.A method of forming a word line on a semiconductor substrate on which a device isolation layer is formed, the word line mask forming a word line conductor on the semiconductor substrate and forming an auxiliary pattern connected to a neighboring word line on the device isolation layer. By forming the word line by patterning the conductor for the word line by using the following step to remove the auxiliary pattern in a subsequent process can be easily formed word line according to the high integration of the semiconductor device without collapsing the pattern It is a technology that enables high integration of devices.

Description

Forming method for word line of semiconductor device

도 1 은 본 발명의 실시예에 따른 반도체소자의 워드라인 형성방법을 도시한 단면도. 1 is a cross-sectional view showing a word line forming method of a semiconductor device according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11 : 소자분리막 13 : 활성영역11 device isolation layer 13 active region

15 : 게이트전극, 워드라인 17 : 보조패턴 15: gate electrode, word line 17: auxiliary pattern

19 : 비트라인 콘택영역 21 : 캐패시터 콘택영역19: bit line contact area 21: capacitor contact area

본 발명은 반도체소자의 워드라인 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따라 형성된 게이트전극이 높은 에스펙트비 ( aspect ratio ) 로 인하여 패턴이 무너지는 현상을 방지하는 기술에 관한 것이다. The present invention relates to a method for forming a word line of a semiconductor device, and more particularly, to a technique for preventing a pattern from collapsing due to a high aspect ratio of a gate electrode formed by high integration of a semiconductor device.

반도체소자의 디자인룰( design rule ) 을 결정하는 최소 크기의 패턴은 게이트 전극 패턴의 라인 크기인데 일반적인 게이트전극 패턴은 라인과 스페이스의 형태로 형성된다.The minimum size pattern that determines the design rule of the semiconductor device is the line size of the gate electrode pattern, but the general gate electrode pattern is formed in the form of lines and spaces.

반도체소자가 점차 미세화됨에따라 게이트전극의 패턴공정은 점차로 어려워지고 있는데 그 주요 원인은 분해능의 한계와, 패턴의 형태상 라인/스페이스 의 형태를 가진 게이트 전극 패턴은 패터닝공정시 감광막 패턴의 무너짐이라는 취약점을 갖고 있다.As semiconductor devices become more and more miniaturized, gate electrode pattern processes are becoming increasingly difficult. The main causes are the limitations of resolution and gate electrode patterns in the form of lines / spaces in the form of patterns. Have

한편, 후속공정으로 형성되는 비트라인 역시 라인/스페이스 패턴이지만 비트라인 콘택홀을 위한 노드가 있기 때문에 게이트전극에 비하여 패턴의 무너짐 경향이 작게 나타난다. On the other hand, the bit line formed in a subsequent process is also a line / space pattern, but since there is a node for the bit line contact hole, a tendency of the pattern to collapse is smaller than that of the gate electrode.

따라서, 라인을 따라 일정한 CD 를 가진 게이트전극 패턴은 이러한 패턴 무너짐에 가장 취약한 층이라 할 수 있다. Therefore, the gate electrode pattern having a constant CD along the line can be said to be the layer most vulnerable to this pattern collapse.

일반적으로 리소그래피 공정에서 에스펙트비가 4 이상이면 패턴의 무너짐이 발생한다고 하는데 이 에스펙트비를 줄이고자 하는 노력에도 불구하고 낮은 두께를 가진 감광막의 확보가 어렵고 그에 따른 식각공정에 한계를 드러내게 된다. In general, if the aspect ratio is 4 or more in the lithography process, the collapse of the pattern occurs. Despite efforts to reduce the aspect ratio, it is difficult to secure a photoresist film having a low thickness, thereby revealing a limitation in the etching process.

상기한 바와같이 종래기술에 따른 반도체소자의 워드라인 형성방법은, 게이트전극의 높은 에스펙트비로 인하여 패턴이 무너지는 현상이 유발되고 그에 따른 반도체소자의 수율을 저하시키는 문제점이 있다. As described above, the word line forming method of the semiconductor device according to the related art has a problem in that a pattern collapse occurs due to the high aspect ratio of the gate electrode, thereby lowering the yield of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극 즉 워드라인을 소자분리영역에서 연결시켜 패턴의 무너짐을 방지함으로써 게이트전극의 고집적화에 따른 패턴의 무너짐 현상을 방지하고 반도체소자의 수율을 향상시키는 반도체소자의 워드라인 형성방법을 제공하는데 그 목적이 있다. The present invention, in order to solve the problems of the prior art, by connecting the gate electrode, that is, the word line in the device isolation region to prevent the collapse of the pattern to prevent the collapse of the pattern due to the high integration of the gate electrode and improve the yield of the semiconductor device It is an object of the present invention to provide a method for forming a word line of a semiconductor device to be improved.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 워드라인 형성방법은, In order to achieve the above object, the word line forming method of the semiconductor device according to the present invention,

소자분리막이 형성된 반도체기판 상에 워드라인을 형성하는 방법에 있어서, In the method for forming a word line on a semiconductor substrate on which the device isolation film is formed,

반도체기판 상부에 워드라인용 도전체를 형성하는 공정과,Forming a word line conductor on the semiconductor substrate;

상기 소자분리막 상에서 이웃하는 워드라인과 연결되는 보조패턴을 형성할 수 있는 워드라인 마스크를 이용하여 상기 워드라인용 도전체를 패터닝함으로써 워드라인을 형성하는 공정과,Forming a word line by patterning the conductor for the word line by using a word line mask capable of forming an auxiliary pattern connected to a neighboring word line on the device isolation layer;

후속 공정으로 상기 보조패턴을 제거하는 공정을 포함하는 것을 특징으로한다. And removing the auxiliary pattern in a subsequent process.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명의 실시예에 따른 반도체소자의 워드라인 형성방법을 도시한 평면도이다.1 is a plan view illustrating a word line forming method of a semiconductor device in accordance with an embodiment of the present invention.

먼저, 반도체소자의 활성영역을 정의하는 소자분리막(11)을 반도체기판 상부에 형성한다. First, a device isolation film 11 defining an active region of a semiconductor device is formed on a semiconductor substrate.

그리고, 상기 활성영역을 통과하는 게이트전극, 즉 워드라인(15)을 형성한다. A gate electrode, ie, a word line 15, passing through the active region is formed.

이때, 상기 워드라인(15)은 전체표면상부에 게이트산화막, 게이트전극용 도전체 및 마스크절연막을 적층하고 이를 게이트전극 마스크를 이용한 식각공정으로 패터닝하여 형성한다.In this case, the word line 15 is formed by stacking a gate oxide film, a gate electrode conductor, and a mask insulating film on the entire surface of the word line 15 and patterning it by an etching process using a gate electrode mask.

그리고, 상기 워드라인(15) 형성공정은, 소자분리막(11) 상에서 상기 워드라인(15) 사이에 존재하는 보조패턴(17)을 동시에 형성한다. In the word line 15 forming process, the auxiliary pattern 17 existing between the word lines 15 is simultaneously formed on the device isolation layer 11.

이때, 상기 보조패턴(17)은 상기 워드라인(15)과 패턴의 선폭을 다르게 하여 형성할 수 있어 형성공정에 어려움은 없다.In this case, the auxiliary pattern 17 may be formed by different line widths of the word line 15 and the pattern, and thus there is no difficulty in the forming process.

그리고, 상기 보조패턴(17)은 별도의 마스크를 사용하지 않고 소자분리막(11) 상에서 패턴 브릿지 ( bridge ) 가 유발되도록 게이트전극을 패터닝하여 형성할 수 있다. The auxiliary pattern 17 may be formed by patterning a gate electrode to cause a pattern bridge on the device isolation layer 11 without using a separate mask.

여기서, 19 는 비트라인 콘택영역을 도시하고, 21 은 캐패시터 콘택영역을 도시한다.Here, 19 shows a bit line contact area, and 21 shows a capacitor contact area.

한편, 상기 보조패턴(17)은 후속공정중 과도식각공정으로 제거될 수 있으며 별도의 마스크를 이용하여 제거할 수도 있다. (도 1 ) Meanwhile, the auxiliary pattern 17 may be removed by a transient etching process in a subsequent process, or may be removed using a separate mask. (Figure 1)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 워드라인 형성방법은, 반도체소자의 고집적화에 따라 패턴의 에스펙트비가 증가되어 유발될 수 있는 패턴의 무너짐을 방지할 수 있어 반도체소자의 고집적화를 가능하게 하는 효과가 있다. As described above, the word line forming method of the semiconductor device according to the present invention can prevent the collapse of the pattern, which can be caused by an increase in the aspect ratio of the pattern according to the high integration of the semiconductor device, thereby enabling high integration of the semiconductor device. It is effective.

Claims

In the method for forming a word line on a semiconductor substrate on which the device isolation film is formed,

Forming a word line conductor on the semiconductor substrate;

Forming a word line by patterning the conductor for the word line by using a word line mask capable of forming an auxiliary pattern connected to a neighboring word line on the device isolation layer;

And a step of removing the auxiliary pattern in a subsequent process.

The method of claim 1,

The auxiliary pattern may be removed by a transient etching process of a subsequent etching process, or removed using a separate etching mask.