KR100533100B1 - 반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치와에피택셜하게 코팅된 반도체 웨이퍼 - Google Patents

반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치와에피택셜하게 코팅된 반도체 웨이퍼 Download PDF

Info

Publication number
KR100533100B1
KR100533100B1 KR10-2003-0015477A KR20030015477A KR100533100B1 KR 100533100 B1 KR100533100 B1 KR 100533100B1 KR 20030015477 A KR20030015477 A KR 20030015477A KR 100533100 B1 KR100533100 B1 KR 100533100B1
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
gas
wafer
susceptor
substrate
Prior art date
Application number
KR10-2003-0015477A
Other languages
English (en)
Other versions
KR20030074392A (ko
Inventor
폰암몬빌프리드
슈몰케류디거
스토르크페터
시베르트볼프강
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20030074392A publication Critical patent/KR20030074392A/ko
Application granted granted Critical
Publication of KR100533100B1 publication Critical patent/KR100533100B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/913—Diverse treatments performed in unitary chamber
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/98—Utilizing process equivalents or options
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10T117/10—Apparatus

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은 CVD 반응기에서 반도체 웨이퍼의 전면을 에피택셜하게 코팅하는 방법에 관한 것으로, 상기 반도체 웨이퍼의 전면은 소스 가스 및 캐리어 가스를 함유한 처리 가스에 노출되며, 상기 반도체 웨이퍼의 후면은 5 부피% 이하의 수소를 포함한 치환 가스(displacement gas)에 노출됨으로써, 반도체 웨이퍼의 후면으로부터, 수소에 의해 강화된 도판트의 확산을 실질적으로 피할 수 있다.
본 발명의 방법에 따르면, 기판 저항(substrate resistivity) ≤100mΩ㎝ 및 후면 코팅없이 에피택셜층의 고유저항 >1Ω㎝인 반도체 웨이퍼를 제조할 수 있으며, 상기 반도체 웨이퍼의 에피택셜 층은 저항 불균일도 < 10% 이다.

Description

반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치와 에피택셜하게 코팅된 반도체 웨이퍼{Process and apparatus for epitaxially coating a semiconductor wafer, and epitaxially coated semiconductor wafer}
본 발명은 반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치에 관한 것이며, 또 에피택셜하게 코팅된 반도체 웨이퍼에 관한 것이다.
반도체 기술에 있어서, 증기상(vapor phase)으로 부터의 결정성장은 특히 에피택셜하게 코팅된 반도체 웨이퍼를 제조하기 위해 사용되고 있다. "에피택시(epitaxy)"라는 용어는 단결정 기판 (일반적으로 기판 웨이퍼, 예를 들면, 반도체 웨이퍼)의 편평한 경계 표면 상에서의 단결정층의 성장을 의미하는 것으로 이해된다.
이와 같은 코팅 또는 증착은, 예를 들어, 특허문헌 (EP 714 998 A2)에 기재된 바와 같이 CVD 반응기에서 이른바 화학 기상 증착(Chemical Vapor Deposition, CVD)에 의해 수행된다. 상기 반도체 웨이퍼는, 우선 가열원에 의해 가열된 다음에 가스 혼합물, 즉 소스가스(source gas), 캐리어 가스(carrier gas) 및 필요에 따라 도핑 가스(doping gas)를 함유하는, 후술하는 처리 가스(process gas)에 노출된다.
가장 중요한 응용 중의 하나는 단결정 실리콘 기판 (일반적으로 실리콘 웨이퍼) 상에서의 호모에피택셜 층의 증착이다. 사용된 소스가스는 예를 들어, 트리클로로 실란 등의 실란류이며, 사용된 캐리어 가스는 예를 들어 수소이다. 에피택셜층을 도핑하기 위해 사용되는 도핑가스는 예로써 주기율표(periodic system)의 주족(mail group) Ⅲ 또는 Ⅴ로부터의 가스 화합물이다. 포스핀 또는 디보란 등과 같은 화합물은, 소스 가스와 마찬가지로, 가열된 웨이퍼의 근처에서 분해된다. 이어서, 외래 원자(foreign atom)가 에피택셜 층의 결정 격자 내로 포함된다. 예를 들어, 기판 웨이퍼로부터 에피텍셜 층으로의 전이에 있어, 저항 프로파일에서 급격한 상승 등, 전기적 특성에서의 갑작스런 변화(sudden transition)을 얻기 위해, 반도체 웨이퍼 (기판 웨이퍼) 및 에피택셜 층을 통상 상이하게 도핑한다.
삭제
에피택셜 층의 증착 중에, 후면(back surface)과 에지(edge)에서, 기판을 도핑하기 위해 사용되는 원소(기판 도판트, 예로써 실리콘 기판의 경우에는 붕소(boron), 비소, 인 또는 안티몬)의 바람직하지 못한 탈출이 발생한다. 반응기 내에서의 확산 및 대류의 결과로, 이들 원소는 웨이퍼의 전면(front surface)에 도달하여, 여기서 방사상으로 불균일하게 에피택셜층으로 혼입되는데, 이러한 현상을 자동도핑(autodoping)이라 한다. 이러한 자동도핑 현상 때문에, 에피택셜 층의 전기저항은 방사상으로 불균일하게 된다.
여기서, 반도체 웨이퍼의 전면 및 후면이 정의되어야 한다. 반도체 웨이퍼에서 전면은 에피택셜하게 코팅되는 면으로서, 전자 부품을 제작하고자 하는 면이다.
자동도핑에 대처하기 위한 여러가지 종래 기술들이 있다. 예를 들어, 반도체 웨이퍼의 후면 상에 산화물층 또는, 단결정 또는 다결정 층 또는, 무정형 보호층을 증착시킴에 의해, 에피택시 공정 중, 기판 도판트(substrate dopant)의 외부 확산을 방지할 수 있다.
자동도핑을 억제하기 위한 보호층을 가진 에피택셜 코팅된 반도체 웨이퍼를 제조하는 공지된 방법의 결점은 다양한 종류의 반응기, 처리욕(treatment bath) 및 연마 라인에서 추가 처리 공정들이 수행되어야 한다는 것이다. 또한, 산화물 또는 다결정 반도체 재료의 코팅은 금속오염을 증가시킨다.
따라서, 에피택셜 층의 증착 전에 웨이퍼 후면에 보호층을 제공함 없이 자동도핑을 방지하고자 하는 여러가지 시도가 있어 왔다.
예를 들면, WO 01/86034 A2 및 WO 01/86035 는, 기판의 후면이, 통상과 같이, 그의 전체면에 걸쳐 서셉터 상에 놓여있지 않고, 수소와 같은 퍼징 가스(purge gas)에 노출되어 있는, 웨이퍼 형태의 기판의 에피택셜 코팅 방법을 개시하고 있다. 퍼징 가스는 전면 처리 가스와 동일하거나 혹은 상이할 수 있다. 웨이퍼 후면을 통하여 확산된 도판트 원자는, 최소한 부분적으로, 퍼징 가스에 의해 멀리 운반되게 된다. 그 결과, 웨이퍼의 에지를 지나 웨이퍼 전면으로 확산하는 도판트 원자의 비 및 자동도핑의 위험성이 감소된다.
자동 도핑을 방지하는 관점은 아니지만, 유사한 방법이 미국특허 제5,960, 555호에 기술되어 있다. 상기 방법은, 웨이퍼 후면에 반도체 재료가 증착되는 것에 대항하기 위한 것이다. 이를 위해, 웨이퍼 후면은 처리 가스와는 다른 가스로 퍼징된다. 후면에 지배적인 과잉 압력에 의해 웨이퍼 에지를 지나 전면으로 향하는 온화한 후면 가스의 흐름이 형성된다. 상기는, 전면 처리가스가 후면공간으로 침입하는 것을 방지하여 웨이퍼 후면에 반도체 재료가 증착되는 것을 방지한다.
삭제
사용된 후면 가스는, 아르곤과 같은 불활성 가스, 질소와 같은 비반응성 가스 뿐만 아니라, 수소 또는 염화수소와 같은 가스일 수 있다. 미국특허 제5,679,405호에 의하면, 웨이퍼 후면에 반도체 재료의 증착을 피하기 위해, 헬륨, 프레온, 테트라플루오로매탄 또는 헥사플루오로 에탄 등의 불활성 가스를 사용할 수 있다.
그러나, 종래 기술은 자동도핑 문제에 대하여 어떠한 만족할 만한 해결책도 제공하지 못하고 있다. 따라서, 본 발명의 목적은 웨이퍼 후면에 보호층을 사전에 제공하지 않고도 실질적으로 자동 도핑을 피할 수 있는, 반도체 웨이퍼 상의 에피택셜 층 증착 방법을 제공함에 있다.
상기 목적은, CVD 반응기에서 반도체 웨이퍼의 전면을 에피택셜하게 코팅하는 방법으로서, 반도체 웨이퍼의 전면이 소스 가스 및 캐리어 가스를 함유한 처리가스에 노출되어 있고, 반도체 웨이퍼의 후면이 치환 가스에 노출되어 있으며, 상기 치환가스는 수소를 5 부피% 이하로 함유하여, 반도체 웨이퍼의 후면으로부터, 수소에 의해 강화된 도판트의 확산이 실질적으로 방지되는 방법에 의해 달성된다.
본 발명에 따르면, 에피택셜 층의 증착 동안, 반도체 웨이퍼의 전면 및 후면은 2개의 다른 가스 분위기에 노출된다. 전면에 사용되는 가스는, 이하 '처리가스'로 불리우며, 소스 가스와 캐리어 가스를 함유한다. 실리콘 에피택시의 경우, 소스 가스는 통상 실란, 예를 들어, 트리클로로 실란이며, 캐리어 가스는 통상 수소이다. 추가로, 상기 처리 가스는 통상 도핑 가스의 소량을 함유한다.
본 발명에 따르면, 대조적으로, 반도체 웨이퍼의 후면은 실질적으로 수소가 없는 가스, 즉, 수소 5% vol 이하, 바람직하게는 수소 2%vol 이하, 특히 바람직하게는 수소 0.5%vol 이하의 가스에 노출된다.
현재 달성 가능한 공업적 가스의 순도수준 및 퓨리파이어(purifier)의 함유의 경우, 수소를 10-7%vol의 범위로 하는 후면 가스 내의 불순물 수준을 달성할 수 있다. 후면에 사용되며 이하 "치환 가스"로 불리우는 가스는 증착 반응에 대하여 불활성이다. 즉, 캐리어가스, 소스가스, 도핑가스, 반도체 기판 및/또는 증착반응의 생성물과 어떠한 반응도 일으키지 않는다. 치환가스로서 희(希)가스(noble gas) 또는 희가스의 혼합물이 사용되는 것이 바람직하며, 아르곤 및 헬륨이 특히 바람직하다.
자동 도핑에서 수소가 중요한 역할을 하는 것을 밝혀내었다, 예를 들어, 붕소 또는 비소와 함께, 수소는 신속히 실리콘에 확산하는 복합체를 형성한다. 나아가, 에피텍시 처리에 통상 사용되는 온도에서, 수소는 규소를 제거하고, 나아가 도판트를 유리시킨다. 따라서, 에피택셜 처리 중, 웨이퍼 후면이 수소와 접촉되는 경우, 도판트는 웨이퍼 후면에서 증가된 정도로 방출되어 웨이퍼 에지 상으로 운반되고, 웨이퍼 전면의 에피텍셜 층으로 방사상 불균일하게 혼입된다. 본 발명에 의한 방법에서와 같이, 웨이퍼 후면과 수소 사이의 접촉을 피한다면, 도판트의 확산이 억제되고, 따라서 자동도핑이 사실상 억제된다.
대조적으로, WO 01/86034 A2 및 WO 01/86035 A1에 개시된 방법은, 웨이퍼 후면이 접촉하는 가스로서, 수소 또는 수소함유 성분을 허용하기 때문에 기판 도판트의 확산을 계속 허용된 것이다. 자동도핑의 위험성을 감소시키기 위하여, 단지, 탈출한 도핑제를 흡입되도록 한 것 뿐이다. 본 발명의 경우, 애초에 수소와 결합된 도판트의 외부 확산이 방지된다.
에피택셜 층에서 용인될 수 있는 저항 불균일성이 감소되고, 저항 측정을 위한 에지 배척 영역의 크기가 감소하며, 층과 기판 저항 간의 차이가 증가함에 따라, 자동 도핑의 바람직하지 않은 효과가 증가한다. 저항(resistivity)은 기판 또는 에피택셜 층의 도핑 레벨에 의해 결정된다. 특히, 기판 고유저항은 ≤100 mΩ㎝, 바람직하게는 <50 mΩ㎝, 특히 바람직하게는 <20 mΩ㎝이고, 층 고유저항은 >1Ω㎝, 바람직하게는 > 5 Ω㎝, 특히 바람직하게는 >10 Ω㎝인 경우, 본 발명의 방법에 의해 10% 미만 ( <10%), 바람직하게는 5% 미만 ( <5%), 특히 바람직하게는 3% 미만( <3%)의 방사상 저항 불균일성을 가진 에피택셜층을 제조할 수가 있다. 저항 불균일성은 ASTM F 81과 함께 표준 ASTM F 1392에 따라 정의된다.
그러므로, 본 발명은 ≤ 100mΩ㎝의 기판 고유 저항 및 > 1Ω㎝의 에피택셜층 고유저항을 가지며, 후면코팅을 구비하지 않은 반도체 웨이퍼에 관한 것으로서, 에피택셜 층은 <10%의 저항 불균일성을 가지는 것을 특징으로 한다.
본 발명에 따르면, 웨이퍼 후면에서의 도판트의 외부 확산이 실질적으로 방지되기 때문에, 반도체 웨이퍼에 원래 존재하는 도판트 농도가 유지된다. 대조적으로, WO 01/86034 A2 및 WO 01/86034에 기재된 방법을 사용하는 경우에는 기판 도판트의 외부 확산 프로파일이 웨이퍼 후면에 형성된다: 에피택시 공정 후, 웨이퍼 후면에서 표면의 도핑제 농도는 비교적 낮으며, 웨이퍼 내부를 향하여 증가하여, 에피택시 처리전, 원래 존재하는 값에 도달한다. 웨이퍼 후면에서의 도핑제 결핍으로 후면에서의 전기저항이 반도체 웨이퍼의 나머지 부분에서 보다 높다는 결점을 가진다. 예를 들면, 전류가 기판을 통하여 흐르는 전력 부품의 경우, 상기는, 국부적 가열의 결과로서 원치않는 전력 손실을 가져오며, 이 때문에 상기 열을 제거할 필요가 생긴다.
상기 결점은 본 발명에 의한 방법을 사용함으로써 실질적으로 피할 수 있다. 본 발명에 따라, 실질적으로 도판트 외부 확산 프로파일을 가지지 않는 에피택셜층을 포함한 반도체 웨이퍼를 제조할 수 있다. 상기는, 예를 들어, 에피택시 전과 후의 웨이퍼 후면에서 고유저항을 비교하여 정량화될 수 있다. 후면에서의 도판트 확산도가 낮을 수록, 이들 저항 간의 차이가 작아진다.
본 발명에 의해 제조된 반도체 웨이퍼의 경우, 그 저항 차이가 많아야 15%에 달하는 것을 특징으로 한다.
본 발명에 따른 방법에서, 소스 가스는 웨이퍼 후면 영역에 공급되지 않으므로, 에피택시 공정 중, 현저한 양의 반도체 재료가 웨이퍼 후면에서 증착되지 않는다. 따라서, 이른바, 후면할로(back surface halo)의 형성이 실질적으로 방지된다. 후면 할로는 에피택시 공정 중 반도체 재료의 불균일한 증착때문에 변화된 연무(changed haze)를 가진 웨이퍼 후면 에지의 영역을 말한다. 본 발명에 따라 처리된 반도체 웨이퍼는 수소의 부재로 인해 웨이퍼 후면에 증착 반응이 발생하지 않으므로, 후면 할로를 가지지 않는다.
본 발명에 따른 에피택시 처리시, 반도체 웨이퍼의 후면은 수소 5%vol 이하, 바람직하게는 수소 2%vol 이하, 특히 바람직하게는 수소 0.5%vol 이하를 함유한 가스에 노출된다. 그러나, 웨이퍼 전면의 에피택시 코팅을 위해 사용되는 처리가스는 캐리어 가스, 일반적으로 수소를 함유한다. 상기 처리 가스가 웨이퍼 후면과 접촉되는 것을 방지하기 위해, 본 발명에서는, 한편으로는 반도체 웨이퍼의 전면이, 또 다른 편으로는 그의 후면에 위치된 CVD 반응기의 영역이 소위 "챔버 분할기"에 의해 서로 공간적으로 분리되는 것이 바람직하다. 이러한 분할기를 기술적으로 실현하는 가능한 방법은 예를 들어, WO 01/86035 A1에 주어진다.
처리 가스가 후면 가스 공간에 침투되는 것을 방지하고, 동시에 웨이퍼 에지가 캐리어 가스, 즉 수소와 유의(有意)하게 접촉되지 않도록 하기 위하여 후면 가스공간 내의 약간의 초과 압력이 주어지도록 하는 것이 바람직하다. 이처럼 약간의 초과압력은, 치환가스가 웨이퍼 에지를 넘어서 전면 가스 공간으로 부드럽게 흐르도록 한다. 상기는, 처리가스가 후면 가스 공간으로 확산되는 것을 보다 어렵게 하여, 후면가스 공간을 처리가스가 없도록 유지하는데에 공헌한다. 나아가, 불활성 치환가스가 웨이퍼 에지 주위를 흐르게 되어, 웨이퍼 에지에서 도판트의 확산 및 증착을 사실상 피할 수 있다.
바람직하게, 상기 치환가스의 흐름은 처리 파라미터인 온도, 압력, 가스흐름 및 회전속도의 함수로 설정하여, 치환가스가 웨이퍼 에지에서만 치환하고 웨이퍼 전면에서는 치환하지 않도록 하고, 또, 웨이퍼가 부유하지 않도록 한다. 그 외에, 상응하는 종래 기술상의 에피택시 처리시 통상적인 값들이 처리 파라미터 및 (치환가스를 제외한) 가스 혼합물에 대해 사용될 수 있다.
치환가스의 흐름 비율은 다음의 경계 조건이 동시에 만족되도록 설정되는 것이 바람직하다:
1) 반도체 웨이퍼와 서셉터 간의 치환가스의 흐름결과로서 형성되는 압력강하에 의해 중력에 반대로 작용하는 힘이 반도체 웨이퍼 상에 생성된다. 상기 힘은, 바람직하게는, 반도체 웨이퍼의 중력보다 작다.
2) 상기 흐름 속도는, 바람직하게는, 상기 반도체 웨이퍼 주변에서 충분히 커서, 반도체 웨이퍼와 웨이퍼 에지의 서셉터간에서의 수소확산이 억제되어 반도체 웨이퍼와 서셉터간의 수소 함량이 유의(significant)하지 않도록 한다.
상기 2개의 조건을 밸런싱할 수 있는 제어변수는 (a) 대부분의 웨이퍼 영역에서 반도체 웨이퍼와 서셉터 간에 위치한 자유 공간(소위, 링 지지물에 대한 포켓)의 크기, (b) 흐름 통로의 반경들 또는 흐름 통로의 반경, (c) 치환가스의 용량흐름 및 에피택셜 코팅시 지배적인 온도이다. 반도체 웨이퍼와 서셉터 간의 수소의 침투는 사실상 수소의 확산에 의해 이루어지므로, 웨이퍼 전면에서의 수소 흐름 설정은 덜 중요하다.
삭제
삭제
본 발명의 맥락에서, 웨이퍼 후면에 치환가스를 공급하기 위하여, 대부분의 웨이퍼 후면(소위 링 지지물에 대한 포켓) 아래에 (비록 작다고 할지라도) 기체를 위한 자유 공간을 남겨둔 서셉터를 사용하는 것이 바람직하다. 다양한 디자인들이 가능하며, 이들 중 단지 몇개의 형태를 예로써 설명한다: 1개의 개구를 구비한 서셉터가 사용될 경우에는, 상기 개구는 서셉터의 중앙에 배치되는 것이 바람직하다.
그러나, 다수의 구멍을 구비하고, 반도체 웨이퍼가 전체 표면 위에 혹은 에지에만 배치되는 서셉터를 사용하는 것도 가능하다. 나아가, 종래의 서셉터가 구멍, 즉 소위 리프트 핀(lift pin)을 구비한 경우에는 상기 서셉터를 사용하는 것이 가능하다. 이 경우, 상기 구멍은 그 외의 연속적 서셉터를 통하여 웨이퍼 후면에 치환가스를 공급하기 위해 사용될 수 있다. 또한, 반도체 웨이퍼에 대해 환상 지지물(annular support)을 사용하는 것도 가능하다. 웨이퍼는 에지에서만 지지물에 지탱되어 있어, 웨이퍼 후면의 나머지 부분들에는 자유롭게 접근할 수 있다.
상기 서셉터의 바람직한 실시예를 도 1 ~ 도 4를 참조하여 설명한다.
그러므로, 본 발명은 실질적으로 평탄한 표면, CVD 반응기에서 처리하고자 하는 기판이 놓이게 되는 융기된 에지영역(elevated edge region) 및 기판을 기계적으로 조작하는 하나 이상의 장치를 구비하고, 기판을 기계적으로 조작하는 상기 장치는 상기 기판의 후면에 가스를 공급할 수 있는 하나 이상의 개구를 포함하는 것을 특징으로 하는 CVD 반응기용 서셉터에 관한 것이다.
예를 들어, 기계적으로 기판을 조작하는 상기 장치는 중앙 회전축 또는 리프트 메카니즘을 함유한다. 서셉터 상에 이미 존재하는 상이한 위치(distinct locations)를 통해 가스를 공급하는 것은, 상기 서셉터 및 상기 기판에서의 온도 분포 균일성에 유리한 영향을 준다. 상기 서셉터 내의 각각의 추가적 구멍은, 서셉터 온도의 균일성 및, 에피택셜 코팅시 증착율의 균일성에 불리하게 영향을 주며, 따라서, 층두께 균일성 및 나노토포로지(nanotopology)에 좋지 않은 영향을 미친다. 이와 같은 이유 때문에 본 발명에 의한 방법에 관련하여 이미 존재하는 상이한 위치, 예를 들어, 회전축 또는 리프트핀을 통하여 치환가스를 공급하는 것이 특히 바람직하다.
다음, 각 경우의 상이한 도면에서 동일한 참조 부호는 동일한 요소에 관한 것이다.
치환가스를 중앙에 있는 개구를 통하여 공급하는 서셉터(도 1):웨이퍼(1)는 서셉터(2)상에 위치한다. 상기 웨이퍼(1)를 반응기 안과 밖으로 장착시키기 위해, 웨이퍼 리프트 (5)를 상승시킴으로서 웨이퍼가 서셉터로부터 떨어져 리프팅될 수 있고, 그 결과 리프트 핀(3) (이들 중 하나만 도시함)과 웨이퍼가 리프트된다. 상기 서셉터는, 통상 회전이 가능한 서셉터 지지물(4)에 의해 지지된다. 이 경우, 상기 지지물(4)은 최소한 중앙에서 서셉터(2)와 접촉되도록 구성되어 있다. 중앙축(9)을 따라서 구멍(10)을 통하여 치환가스(6)를 공급하는 것이 가능해진다. 이 경우, "기판을 기계적으로 조작하는 장치"는 서셉터(2)와 기판을 회전시키기 위한 상기 중앙축(9)이 된다.
리프트 핀 내에 구멍(11)을 통하여 치환 가스를 공급하는 서셉터(도 2):이 경우, 가스 공급을 위해 사용되는 "기판을 기계적으로 조작하는 장치"가 기판(1)을 서셉터(2)로부터 리프팅하는 리프트 메카니즘인 것 이외에는, 도 1에서와 동일하다. 치환 가스(6)는 웨이퍼 리프트(5)와, 리프트 핀 (예를 위해, 1개 만을 도시함)의 구멍(11)을 통해서 공급된다. 도해의 목적으로, 서셉터(2)의 중앙에 도 1에 표시된 구멍(10)은 닫혀졌다. 그러나, 리프트 핀(3) 및 서셉터 지지물(4)을 통하여 치환가스를 공급하는 것도 생각할 수 있다.
서셉터의 에지영역의 바람직한 실시예(도 3):
본 발명의 한 바람직한 구현예에 따라, 치환가스는 약간의 초과 압력으로 인해, 웨이퍼 에지(1a) 둘레를 흐른다. 전면에서, 소량의 치환가스 흐름은 캐리어가스로 혼합되어 희박하게 된다. 치환가스가 웨이퍼(1)의 에지(1a)의 주위를 흐른 후, 전면 영역에서의 치환 가스의 추가적 감소가, 상기 서셉터(2)의 외주에 배치된 통로(7)에 의해 이루어질 수 있으며, 상기에 의해, 상기 웨이퍼의 뒤쪽 영역으로의 치환 가스의 최소한 부분적 흐름이 가능해진다.
삭제
"디스크형" 서셉터(도 4):
웨이퍼(1)가 서셉터(2)에 배치된 후, 공동(8)이 형성되며, 상기 공동은 리프트 메가니즘, 예를 들어, 리프트 핀(3)에 대해 가능한 통로로부터 떨어져서 닫혀져 있다.
나타낸 이미지는, 예를 들어, Applied Materials에 의해 제조된 리프트 메카니즘 및 서셉터 홀더의 디자인에 관한 것이다. 그러나, 도 1 ~ 4 에 나타낸 서셉터의 가능한 실현은 적절한 변형에 의하여 그 외의 제작자에 의해 제조된 시스템을 채택될 수 있다.
본 발명에 의한 방법이 예로써 가스흐름 또는 사용한 서셉터의 특성 때문에 에피택시 처리시 국부적으로 증착율이 변화되는 경우에는 이와 같은 형의 불원의 효과는 웨이퍼의 전면 및 후면에서 열원의 출력을 최적으로 제어하여 보상되는 것이 바람직하다.
특히, 단기간의 처리기간, 즉 예를 들어, 얇은 에피택셜 층의 경우, 본 발명의 추가적 실시예가 사용될 수 있다: 리프트 메카니즘을 구비하나, 리프트 메카니즘을 제조하기 위해 요구되는 구멍 이외의 구멍은 없는 디스크형의 서셉터(도 4)가 사용되고, 이 경우, 반도체 웨이퍼는 단지 에지에서 상기 디스크형의 서셉터에 놓인다. 따라서, 반도체 웨이퍼와 서셉터 사이에 있는 반응기 챔버의 부피의 나머지 부분으로부터 분리된 닫힌 공동이 있다. 에피택셜 층의 증착이 시작되기 전에 임의의 소망하는 지점에서 최소한 웨이퍼 후면에 접속된 반응기 챔버의 부분이 치환가스로 퍼징되고, 리프트 메카니즘에 놓여있는 반도체 웨이퍼가 상승된다. 상기 퍼징 시 또는 그 후, 리프트 메카니즘이 하강하고, 상기 반도체 웨이퍼는 서셉터의 에지에 놓이며, 그 결과 일부의 치환가스가 디스크형 서셉터와 반도체 웨이퍼 간의 공동 내에 봉해진다. 퍼징 단계는, 이르게는, 반도체 웨이퍼의 예비 처리 전 또는 상기 예비 처리중, 예를 들어, 열 예비 처리 및/또는 증기상(vapor-phase) 에칭시 또는 예비 처리와 실제 증착 사이에 수행될 수 있다.
상기 퍼징 단계는 전체 반응기 챔버 또는 반응기 챔버의 일부 (예를 들어, 챔버 분할기에 의해 분리된 부분)에 영향을 줄 수 있으나, 상기 부분은, 반도체 웨이퍼의 후면에 가스 공간을 포함해야 한다. 에피택셜 층의 증착이 개시될 때, 반도체 웨이퍼가 사전에 서셉터의 에지에 배치되어 닫혀진 상기 공동과 반응기 챔버의 나머지 부분 간에 실질적으로 더 이상의 가스교환이 없도록 하는 것이 중요하다.
이어서, 처리 가스를 상기 반응기 챔버에 도입하고, 웨이퍼 전면의 에피택셜 코팅을 실시한다. 나아가, 반도체 웨이퍼의 후면이 갇혀있는 치환 가스와만 접촉된다. 본 구현예의 경우, 밀봉되지 않은 공동 내의 점(point) (예를 들어, 리프트핀의 구멍)에 의해 발생한 치환가스의 손실은 보상되기에 충분하다. 이러한 손실은 공동 내로의 제어된 치환가스 공급에 의해 보상된다. 그러나, 에피택셜 공정 시, 공동 내로 치환 가스를 공급하지 않을 수 있도록, 웨이퍼 후면과 디스크형 서셉터 간의 공동은 실질적으로 밀봉되는 것이 특히 바람직하다. 이 경우, 에피택셜 처리 중에는 처리 가스만 공급된다. 그러나, 전체 공정에서 웨이퍼 후면과 서셉터 간의 공동에 최대 5% vol의 수소가 존재할 수 있으며, 그 결과, 본 구현예는 매우 짧은 에피택시 공정에 유리하게 적용될 수 있다.
반도체 기판에 에피택셜 층을 생성하는 방법은 실제 증착 외에, 예비 처리 및 사후처리, 즉 베이킹(baking), 증기상 에칭 및 모든 요구되는 퍼징 단계를 포함할 수 있다.
처리 및 퍼징 단계에서 반응기 챔버의 전체 부피, 혹은 챔버 분할기에 의해 반응기 챔버 부피의 나머지 부분으로부터 분리된 특정 부분만이 치환가스에 노출되도록 할 수 있다.
전면이 치환가스에 노출되는 정도는, 특히 처리 단계에 따라 다르다. 그러나, 예비 처리 및 후처리 시 웨이퍼 후면에 처리가스가 작용하는 것도 바람직하다. 그 결과, 예를 들면, 베이킹 시 수소가, 혹은 증기상 에칭시 에칭가스가 웨이퍼 후면에 접촉하는 것을 실질적으로 피할 수 있다. 이것은, 하기와 같은 많은 이점을 가져온다:
우선, 예비 처리 중, 수소와의 접촉을 통하여 웨이퍼 후면 및 웨이퍼 에지 영역에 도판트의 확산 증가가 방지된다. 둘째, 증기 상 에칭시, 반도체 재료의 불균일한 제거를 유도하여, 후면 할로 형성에 기여하는, 웨이퍼 후면 및 웨이퍼 에지와 에칭 가스와의 접촉이 방지된다. 나아가, 상기 서셉터에는, 서셉터의 재가공 또는 교환을 필요하게 하는, 에칭가스에 의한 화학적 공격이 방지된다. 따라서, 전술한 본 발명의 바람직한 구현예는, 서셉터의 사용수명을 증가시킨다.
삭제
실시예 :
직경이 300mm이고 고유저항이 10 mΩ㎝인 실리콘 웨이퍼를 에피택시 반응기에서 1100℃에서 호모 에피택셜하게 코팅하였다. 코팅 시, 반도체 웨이퍼는 32rpm으로 중심축을 회전하였다. 수소 흐름은 50slm (분당 표준 리터:standard liters per minute), 트리클로로 실란의 흐름은 17slm이였으며, 디보란의 흐름은 150sccm (standard cubic centimeters per minute)였다. 이와 같은 조건하에서 고유저항 5Ω㎝를 가진 3㎛ 두께의 보론 도핑된 실리콘층이 증착되었다. 본 발명에 따라 도 1에서와 같이 에피택셜 코팅시 실리콘 웨이퍼의 중심하부에 아르곤을 공급하였으며, 공급물의 반경은 1㎝였다. 서셉터의 홈(포켓)은 웨이퍼 후면과 서셉터의 최하위부간의 거리가 0.5mm가 되도록 구성되었다. 아르곤이 부피유량속도 180 sccm으로 실리콘 웨이퍼 밑에서 흘러 들어왔다. 이 조건하에서 < 5% 의 에피택셜하게 코팅된 실리콘 웨이퍼의 전면에서 방사상 저항변동이 달성되었다.
본 발명은 반도체 웨이퍼, 바람직하게는 직경 ≥100mm을 가진 실리콘 웨이퍼의 에피택셜 코팅에 관련하여 사용된다.
에피택셜 코팅은 대기압 또는 감소된 기압에서 일어난다.
그러나, 한면에서 재질을 증착 또는 제거, 즉 에칭하며, 또 캐리어가스가 증착 또는 에칭화학에 의해 필요하게 되는 그외의 단일 웨이퍼 처리의 부분으로서 그 원리를 사용하는 것이 가능하다.
자동도핑을 방지하는 보호층을 가진 에피택셜 코팅된 반도체 웨이퍼를 제조하기 위한 공지의 방법의 결점은 여러 다른 반응기, 처리바스 및 연마라인에서 달성되어야 할 추가처리 스텝이 있으며, 더욱이 산화물 또는 다결정 반도체 재질의 코팅은 금속오염을 증가시킨다.
따라서, 본 발명에 따르면, 전술한 결점을 극복하여, 사전에 웨이퍼 후면에 보호층의 제공하지 않고도, 자동도핑이 실질적으로 억제될 수 있는 반도체 웨이퍼 에피택셜 층 증착방법이 제공된다.
도 1은 치환가스가 중앙의 개구를 통하여 통과하는 서셉터(susceptor)를 나타낸다.
도 2는 치환가스가 리프트 핀(lift pin)의 구멍(bore)을 통하여 공급되는 서셉터를 나타낸다.
도 3은 서셉터의 에지 영역에 대한 바람직한 구현예를 나타낸다.
도 4는 디스크형의 서셉터를 나타낸다.
<도면의 주요부분에 대한 부호의 설명>
1 : 웨이퍼, 2 : 서셉터(susceptor),
3 : 리프트 핀, 4 : 서셉터 받침대,
5 : 웨이퍼 리프트, 6 : 치환가스,
7 : 통로, 8 : 공동(cavity),
9 : 중앙축, 10,11 : 구멍.

Claims (14)

  1. CVD (Chemical Vapor Deposition: 화학적 기상 증착) 반응기 내에서 반도체 웨이퍼의 전면(front surface)을 에피택셜하게 코팅하는 방법으로서,
    반도체 웨이퍼의 전면을 소스 가스(source gas) 및 캐리어 가스 (carrier gas)를 함유한 처리 가스(process gas)에 노출시키고, 반도체 웨이퍼의 후면(back surface)을 치환 가스(displacement gas)에 노출시키며,
    상기 치환가스는 수소를 5 부피% 이하로 함유하고, 이로써 상기 반도체 웨이퍼의 후면으로부터, 도판트(dopant)의, 수소에 의해 증대(intensification)된, 확산이 방지됨을 특징으로 하는 방법.
  2. 제1항에 있어서,
    에피택셜 층의 코팅 전, 상기 반도체 웨이퍼는 상기 CVD 반응기 내에서 하나 이상의 예비처리(pretreatment) 단계를 거치며,
    반도체 웨이퍼의 상기 후면은 5 부피% 이하의 수소를 함유한 치환가스에 노출되는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼는, 에피택셜 층의 코팅 후, CVD 반응기에서 하나 이상의 후처리 단계를 거치며,
    반도체 웨이퍼의 상기 후면은 5 부피% 이하의 수소를 함유하는 치환가스에 노출되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 치환가스는 처리 가스 보다 높은 압력 하에 있고, 이로써 상기 반도체 웨이퍼의 상기 후면 영역으로부터 상기 반도체 웨이퍼의 상기 전면 영역으로의 가스 흐름이 형성되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 반도체 웨이퍼가 리프트 메카니즘(lift mechanism) 상에 놓여 있는 동안, CVD 반응기 중 상기 반도체 웨이퍼의 상기 후면에 연결된 부분이 치환가스로 퍼징(purging)되고,
    상기 리프트 메카니즘이 하강하여 상기 반도체 웨이퍼의 상기 후면이 디스크형 서셉터에 놓여지고, 상기 반도체 웨이퍼의 에지(edge)는 디스크형 서셉터와 견고하게 체결(ending)되어, 상기 디스크형 서셉터와 상기 반도체 웨이퍼의 상기 후면 사이에 치환 가스로 채워진 공동(cavity)이 남게되고,
    상기 반도체 웨이퍼의 상기 전면은, 에피택셜 층을 코팅하기 위해, 처리 가스에 노출되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    출발 재료로 사용되는 반도체 웨이퍼는, 고유저항이 100mΩ㎝ 이하 (≤ 100mΩ㎝)인 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    저항이 1Ω㎝ 초과 ( > 1Ω㎝)인 에피택셜 층이 코팅되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 치환가스는 코팅 반응에 대하여 불활성인 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 치환가스는 희(希)가스 (noble gas) 또는 희가스의 혼합물인 것을 특징으로 하는 방법.
  10. 기판 고유저항이 100 mΩ㎝ 이하 ( ≤100mΩ㎝)이고, 에피택셜 층의 고유저항이 1Ω㎝ 초과( > 1Ω㎝)이며, 후면 코팅을 가지지 않고, 상기 에피택셜 층의 저항 불균일성은 10% 미만 ( < 10%)인 것을 특징으로 하는 반도체 웨이퍼.
  11. 제10항에 있어서,
    에피택셜 코팅 후, 웨이퍼 후면의 저항값이, 에피택셜 코팅 전 상기 웨이퍼 후면의 저항값으로부터 벗어난 정도가 15% 이하인 것을 특징으로 하는 반도체 웨이퍼.
  12. 평탄한 표면,
    CVD 반응기에서 처리되고자 하는 기판이 놓이는, 융기된 에지 영역(elevated edge region) 및,
    기판을 기계적으로 조작하는 하나 이상의 장치를 포함하는 CVD 반응기용 서셉터로서,
    상기 기판을 기계적으로 조작하는 장치는, 기판의 후면에 가스를 공급할 수 있는 하나 이상의 개구(opening)를 구비하는 것을 특징으로 하는 서셉터.
  13. 제12항에 있어서,
    기판을 기계적으로 조작하는 상기 장치가, 서셉터 및 기판을 회전시키기 위한 중앙축인 것을 특징으로 하는 CVD 용 서셉터.
  14. 제12항에 있어서,
    기판을 기계적으로 조작하는 상기 장치가, 서셉터로부터 기판을 들어올리기 위한(lifting) 리프트 메카니즘인 것을 특징으로 하는 CVD 용 서셉터.
KR10-2003-0015477A 2002-03-14 2003-03-12 반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치와에피택셜하게 코팅된 반도체 웨이퍼 KR100533100B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10211312.2 2002-03-14
DE10211312A DE10211312A1 (de) 2002-03-14 2002-03-14 Verfahren und Vorrichtung zur epitaktischen Beschichtung einer Halbleiterscheibe sowie epitaktisch beschichtete Halbleiterscheibe

Publications (2)

Publication Number Publication Date
KR20030074392A KR20030074392A (ko) 2003-09-19
KR100533100B1 true KR100533100B1 (ko) 2005-12-01

Family

ID=27797771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0015477A KR100533100B1 (ko) 2002-03-14 2003-03-12 반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치와에피택셜하게 코팅된 반도체 웨이퍼

Country Status (6)

Country Link
US (2) US6887775B2 (ko)
JP (1) JP2003273037A (ko)
KR (1) KR100533100B1 (ko)
CN (2) CN1270350C (ko)
DE (1) DE10211312A1 (ko)
TW (1) TW559630B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1421607A2 (en) 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
US20080032040A1 (en) * 2004-03-29 2008-02-07 Akira Okabe Wafer Support and Semiconductor Substrate Processing Method
WO2006044268A1 (en) * 2004-10-13 2006-04-27 Dow Global Technologies Inc. Catalysed diesel soot filter and process for its use
US7687383B2 (en) 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
JP2009521801A (ja) 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
KR101105697B1 (ko) 2010-03-02 2012-01-17 주식회사 엘지실트론 반도체 제조 장치
CN101812676B (zh) * 2010-05-05 2012-07-25 江苏综艺光伏有限公司 用于半导体太阳能镀膜的工艺腔室
CN103866283B (zh) * 2012-12-14 2016-12-28 汉能新材料科技有限公司 一种lpcvd系统及其工艺
KR20160024165A (ko) * 2014-08-25 2016-03-04 주식회사 엘지실트론 웨이퍼 제조 장치
EP4337814A1 (en) * 2021-05-11 2024-03-20 Applied Materials, Inc. Gas injector for epitaxy and cvd chamber

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69007733T2 (de) * 1989-05-08 1994-09-29 Philips Nv Vorrichtung und verfahren zur behandlung eines flachen, scheibenförmigen substrates unter niedrigem druck.
US5133284A (en) 1990-07-16 1992-07-28 National Semiconductor Corp. Gas-based backside protection during substrate processing
JP3265743B2 (ja) * 1993-09-16 2002-03-18 株式会社日立製作所 基板保持方法及び基板保持装置
US5558717A (en) 1994-11-30 1996-09-24 Applied Materials CVD Processing chamber
US6113702A (en) * 1995-09-01 2000-09-05 Asm America, Inc. Wafer support system
JP3467960B2 (ja) * 1996-02-29 2003-11-17 信越半導体株式会社 半導体単結晶薄膜の製造方法および装置
US5960555A (en) 1996-07-24 1999-10-05 Applied Materials, Inc. Method and apparatus for purging the back side of a substrate during chemical vapor processing
JPH1187250A (ja) * 1997-09-01 1999-03-30 Inotetsuku Kk 気相成長装置
JPH1192941A (ja) * 1997-09-19 1999-04-06 Canon Inc 薄膜形成装置および薄膜形成方法
US6596086B1 (en) * 1998-04-28 2003-07-22 Shin-Etsu Handotai Co., Ltd. Apparatus for thin film growth
JP2000034568A (ja) * 1998-07-15 2000-02-02 Shibaura Mechatronics Corp 回転基板ホルダー
US6328520B1 (en) * 1998-08-10 2001-12-11 Thomas B. Maclay Vehicle mounted large bale loading, transporting and unloading system
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process
JP4716558B2 (ja) * 2000-12-12 2011-07-06 株式会社デンソー 炭化珪素基板
JP4263410B2 (ja) * 2000-12-29 2009-05-13 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド オートドーピングおよび後面ハローがないエピタキシャルシリコンウエハ

Also Published As

Publication number Publication date
CN1901222A (zh) 2007-01-24
DE10211312A1 (de) 2003-10-02
US20050103261A1 (en) 2005-05-19
TW200303944A (en) 2003-09-16
TW559630B (en) 2003-11-01
KR20030074392A (ko) 2003-09-19
CN1270350C (zh) 2006-08-16
US6887775B2 (en) 2005-05-03
CN1445817A (zh) 2003-10-01
US20030219981A1 (en) 2003-11-27
JP2003273037A (ja) 2003-09-26

Similar Documents

Publication Publication Date Title
JP4492840B2 (ja) 化学的蒸着処理に使用する改良された受容体
KR101329189B1 (ko) 오토-도핑 및 후면 결함이 감소된 에피택셜 증착을 위한 웨이퍼 처리 하드웨어
JP3725598B2 (ja) エピタキシャルウェハの製造方法
KR100726301B1 (ko) 자동도핑과 후면 헤일로를 포함하지 않는 에피택셜 실리콘 웨이퍼
KR100533100B1 (ko) 반도체 웨이퍼를 에피택셜하게 코팅하는 방법 및 장치와에피택셜하게 코팅된 반도체 웨이퍼
US6316361B1 (en) CVD reactor and process for producing an epitally coated semiconductor wafer
US6184154B1 (en) Method of processing the backside of a wafer within an epitaxial reactor chamber
WO1996030564A1 (en) Method and apparatus for configuring an epitaxial reactor for reduced set-up time and improved layer quality
EP1569264A1 (en) Method for producing silicon epitaxial wafer
CN113243039B (zh) 生长掺杂iv族材料的方法
JPWO2005093136A1 (ja) 支持体並びに半導体基板の処理方法
US20240191393A1 (en) Epitaxy susceptor, epitaxy growth apparatus and manufacturing method of semiconductor device
KR101238842B1 (ko) 반도체 제조용 서셉터 및 이를 포함한 에피택셜 성장 장치
JP7371510B2 (ja) 成膜方法および基板の製造方法
EP4257725A1 (en) Film deposition method
JP2004186376A (ja) シリコンウェーハの製造装置及び製造方法
CN116288692A (zh) 外延处理期间承载硅片的基座及硅片的外延的设备和方法
TW202022174A (zh) 用於製造磊晶塗覆的半導體晶圓的方法
JPH10316490A (ja) 高周波誘導加熱コイル及び半導体製造装置
JP2007180417A (ja) 半導体基板製造方法
JP2003197533A (ja) エピタキシャル成長方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee