KR100531046B1 - 엑스레이 검출 배열 소자를 제작하는 방법 - Google Patents
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Abstract
본 발명은 엑스레이 검출 배열 소자를 제작하는 방법에 관한 것이다. 본 발명은 포토리소그래피 동안에 소비되는 마스크의 수를 감소시킨다. 제1 마스크는 게이트 회선을 기판 위에 규정한다. 제2 마스크는 실리콘 섬을 게이트 절연층 위에 규정한다. 제3 마스크는 공통 회선 및 데이터 회선을 게이트 절연층 위에 규정하며, 소스 및 드레인 전극이 TFT를 형성하기 위하여 반도체 섬 위에 동시에 형성되도록 한다. 제4 마스크는 평탄화층 위에 제1 전도층을 규정한다. 제5 마스크는 평탄화층을 뚫는 제1 및 제2 관통홀을 규정한다. 제6 마스크는 제3 전도층, 제4 전도층, 및 제1 개구를 규정한다.
Description
본 발명은 이미지 센서를 제작하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 각각 충전 캐퍼시터 및 스위칭 박막 트랜지스터(TFT: thin film transistor)를 가지는 다수개의 화소를 포함하는 엑스레이 검출 배열을 제작하는 방법에 관한 것이다.
전기적 배열 행렬은 엑스레이 이미지 센서에서 다양하게 적용될 수 있다. 그러한 장치는 보통 각에서 서로 떨어져서 어긋나게 가로 및 세로로 위치하는 X 및 Y(또는 행 및 열) 어드레스 회선을 포함하며, 그리하여 다수개의 교차점을 형성한다. 각 교차점과 관련하여 한 소자(예를 들면, 화소)가 선택적으로 어드레스 지정된다. 많은 경우 이들 소자는 전기적으로 조정되는 메모리 배열 또는 엑스레이 이미지 배열의 화소이거나 메모리 셀이다.
전형적으로, 다이오드 또는 박막 트랜지스터(이하, "TFT"라고 한다)와 같은, 적어도 하나의 절연 장치 또는 스위칭은 각 배열 소자 또는 화소와 연결된다. 절연 장치는 각각의 화소가 X 및 Y 어드레스 지정 회선의 개별 쌍 사이의 적당한 전위를 적용하여 선택적으로 어드레스 지정되는 것을 가능하게 한다. 따라서, TFT 및 다이오드는 대응하는 메모리 셀이나 충전 캐퍼시터에 대하여 어드레스 지정하거나 전압을 주기 위한 스위칭 소자로서의 역할을 한다.
도1에는, 디지털 X선 촬영의 이미지를 잡아내기 위한 종래의 엑스레이 검출기가 도시되어 있다. 엑스레이 검출기는 각각이 스위칭 박막 트랜지스터(TFT)5 및 충전 캐퍼시터7을 가지는 다수개의 화소3을 포함한다. 각 화소 내의 충전 캐퍼시터7은 충전 캐퍼시터의 상부 판으로 작용하는 충전 컬렉터 전극4, 및 캐퍼시터의 하부 판으로 작용하는 화소 전극11을 포함한다.
도2A는 종래의 엑스레이 검출 화소의 상면도이다. 도2B는 도2A의 선C-C'를 따라 자른 단면도이다. 도2A 및 2B에서 도시된 바와 같이, 종래 기술의 각 화소는 기판200, 게이트 전극205, 게이트 회선206, 제1 게이트 절연층210, α-Si(비결정성 실리콘) 층215, n+α-Si층220, 공통 회선225, 소스 전극230, 드레인 전극235, 데이터 회선240, 평탄화층245, 제1 관통홀250, 제2 관통홀255, 하부 전극(화소 전극)260, 유전체 층265, 및 상부 전극(충전 컬렉터 전극)270을 포함한다. 한편, 기호Cs는 충전 캐퍼시터를 가리킨다.
상기의 제작 방법은 포토리소그래피 및 에칭의 7단계를 포함한다. 이는, 종래 기술이 7개의 마스크를 필요로 한다는 점을 의미한다. 처리 단계는 아래에서 자세하게 기술한다.
제1 포토리소그래피 단계는 게이트 전극205 및 게이트 회선206을 규정한다.
제2 포토리소그래피 단계는 반도체 섬 구조를 얻기 위하여 α-Si 층215 및 n+α-Si 층220을 규정한다.
제3 포토리소그래피 단계는 공통 회선225, 소스 전극230, 드레인 전극235, 및 데이터 회선240을 규정한다.
제4 포토리소그래피 단계는 제1 관통홀250을 규정한다.
제5 포토리소그래피 단계는 하부 전극(화소 전극)260을 규정한다.
제6 포토리소그래피 단계는 제2 관통홀255를 규정한다.
제7 포토리소그래피 단계는 상부 전극(충전 컬렉터 전극)270을 규정한다.
본 발명의 발명자들은 제조 비용을 줄이기 위하여, 종래 기술보다 마스크를 적게 이용하는 방법이 바람직하다는 점을 인식하였다.
따라서, 본 발명의 목적은 새로운 엑스레이 검출 배열 소자를 제작하는 방법을 제공하고자 하는 것이다.
또한 본 발명의 다른 목적은 포토리소그래피 동안 단지 여섯 개의 마스크만을 요구하는 엑스레이 검출 배열 소자를 제작하는 방법을 제공하고자 하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 엑스레이 검출 배열 소자를 제작하는 새로운 방법을 제공한다. 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판이 제공된다. 가로 방향으로 연장된 게이트 회선이 기판 위에 형성되며, 게이트 회선은 트랜지스터 지역에서 게이트 전극을 포함한다. 게이트 절연층은 게이트 회선, 게이트 전극 및 기판 위에 형성된다. 반도체 섬은 트랜지스터 지역에서 게이트 절연층 위에 형성된다. 세로 방향으로 연장된 공통 회선 및 세로 방향으로 연장된 데이터 회선은 게이트 절연층 위에 형성되며, 동시에, 박막 트랜지스터(TFT) 구조를 형성하기 위하여 소스 전극 및 드레인 전극이 반도체 섬 위에 형성되고, 여기서 드레인 전극은 전기적으로 데이터 회선에 연결된다. 평탄화층은 게이트 절연층, 공통 회선, TFT 구조, 데이터 회선, 및 게이트 회선 위에 형성된다. 제1 전도층은 캐퍼시터 지역에서 평탄화층 위에 형성된다. 유전층은 제1 전도층 및 평탄화층 위에 형성된다. 유전층 및 평탄화층을 뚫는 제1 관통홀 및 제2 관통홀이 형성되고, 여기에서 제1 관통홀은 소스 전극의 표면을 노출시키며, 제2 관통홀은 제1 전도층의 표면 일부 및 공통 회선의 표면 일부를 노출시킨다. 등각의 제2 전도층은 유전층, 제1 관통홀의 내부 주위 표면 및 제2 관통홀의 내부 주위 표면 위에 형성된다. 제2 전도층의 일부는 제3 전도층, 제4 전도층, 및 제1 개구를 형성하기 위하여 제거된다. 제3 전도층은 제1 개구에 의하여 제4 전도층과 분리되며, 제3 전도층은 소스 전극과 전기적으로 연결되고, 제1 전도층은 제4 전도층에 의해 공통 회선과 전기적으로 연결된다. 따라서, 캐퍼시터 지역 내에서 제1 전도층, 유전층 및 제3 전도층으로 이루어지는 충전 캐퍼시터 구조가 얻어진다.
또한, 본 발명은 엑스레이 검출 배열 소자를 제작하는 또 다른 방법을 제공한다. 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판이 제공된다. 가로 방향으로 연장된 게이트 회선은 기판 위에 형성되며, 게이트 회선은 트랜지스터 지역에서 게이트 전극을 포함한다. 게이트 절연층은 게이트 회선, 게이트 전극 및 기판 위에 형성된다. 반도체 섬은 트랜지스터 지역 내에서 게이트 절연층 위에 형성된다. 세로 방향으로 연장된 공통 회선 및 세로 방향으로 연장된 데이터 회선은 게이트 절연층 위에 형성되며, 동시에, 소스 전극 및 드레인 전극은 박막 트랜지스터(TFT) 구조를 형성하기 위하여 반도체 섬 위에 형성되며, 여기에서 드레인 전극은 데이터 회선에 전기적으로 연결된다. 평탄화층은 게이트 절연층, 공통 회선, TFT 구조, 데이터 회선, 게이트 회선 위에 형성된다. 제1 개구를 가지는 제1 전도층은 캐퍼시터 지역 내에서 평탄화층 위에 형성되고, 제1 개구는 공통 회선 위에서 평탄화층을 노출시킨다. 유전층은 제1 전도층 및 평탄화층 위에 형성된다. 유전층 및 평탄화층을 뚫는 제1 관통홀 및 제2 관통홀이 형성된다. 제1 관통홀은 소스 전극의 표면을 노출시키고, 제2 관통홀은 제1 전도층의 표면 일부 및 공통 회선의 표면 일부를 노출시키며, 제2 관통홀 및 제1 개구가 겹쳐진다. 등각의 제2 전도층은 유전층, 제1 관통홀의 내부 주위 표면, 및 제2 관통홀의 내부 주위 표면 위에 형성된다. 제2 전도층의 일부는 제3 전도층, 제4 전도층, 및 제2 개구를 형성하기 위하여 제거된다. 제3 전도층은 제2 개구에 의하여 제4 전도층과 분리되며, 제3 전도층은 소스 전극과 전기적으로 연결되고, 제1 전도층은 제4 전도층에 의해 공통 회선과 전기적으로 연결된다. 따라서, 캐퍼시터 지역 내에서 제1 전도층, 유전층 및 제3 전도층으로 이루어지는 충전 캐퍼시터 구조가 얻어진다.
앞서 설명한 본 발명의 일반적인 내용과 하기의 상세한 설명은 일 예에 불과할뿐이며, 본 발명이 여기에 한정되는 것이 아님은 자명할 것이다.
[제1 실시예]
도3A 내지 8A는 본 발명의 제1 실시예에 따른 엑스레이 검출 배열 소자의 상면 사시도이다. 도3B 내지 8B는 도3A 내지 8A의 선c-c'를 따라 자른 단면도이다. 도3C 내지 8C는 도3A 내지 8A의 선d-d'를 따라 자른 단면도이다. 도시를 간단하게 하기 위하여, 첨부된 도면은 기판의 단일 화소 지역을 나타낸다. 비록 단일 화소 지역을 도시하였으나, 화소 지역의 수는 매우 많아질 수 있다.
도3A, 3B, 및 3C에서, 캐퍼시터 지역301 및 트랜지스터 지역302를 가지는 유리 기판과 같은 기판300이 제공된다. 그 후, 증착 및 제1 마스크를 이용하는 제1 포토리소그래피(또한 제1사진 조판 처리라고도 불린다, PEP Ⅰ)가 수행되며, 가로 방향으로 연장된 게이트 회선310이 기판300 위에서 형성된다. 게이트 회선310은 트랜지스터 지역302에서 게이트 전극320을 가진다.
도3A는 트랜지스터 지역302에서 튀어나온 부분320을 가지는 게이트 회선310을 도시하며, 이것은 게이트 전극320으로서의 역할을 한다. 그러나, 당업자라면 여기에 기재된 내용이 게이트 전극의 위치를 한정하고자 하는 것이 아니라는 것을 알 수 있을 것이다. 예를 들면, 도8D 및 8E에 도시된 바와 같이, 트랜지스터 지역302 내에 위치하는 게이트 회선310이 게이트 전극320으로서의 역할을 할 수 있다.
도3A, 3B, 및 3C에서, 게이트 절연층330은 게이트 회선310, 게이트 전극320 및 기판300 위에 형성된다. 게이트 회선310 및 게이트 전극320은 증착에 의하여 형성된 금속일 수 있다. 게이트 절연층330은 증착에 의해 형성된 SiO2, SiNx 또는 SiON일 수 있다.
도4A, 4B, 및 4C에서, 비결정성 실리콘층(α-Si 층, 미도시)은 게이트 절연층330 위에 증착되고, 그 후 불순물이 첨가된 비결정성 실리콘층(예를 들면, n+α-Si 층, 미도시)이 비결정성 실리콘층 위에 증착된다. 다음, 제2 마스크를 이용하는 제2 포토리소그래피(PEP Ⅱ)가 수행되고, 트랜지스터 지역302에서 게이트 절연층330 위에 반도체 섬을 형성하기 위하여 비결정성 실리콘층과 불순물이 첨가된 비결정성 실리콘층의 일부는 에칭된다. 반도체 섬은 유형화된 비결정성 실리콘층410과 유형화된 불순물이 첨가된 비결정성 실리콘층420으로 구성된다.
도5A, 5B, 및 5C에서, 전도층(미도시)은 게이트 절연층330 및 반도체 섬 위에 증착된다. 그 후 제3 마스크를 이용하는 제3 포토리소그래피(PEP Ⅲ)가 전도층(미도시)의 일부를 제거하기 위하여 수행되고, 세로 방향으로 연장된 공통 회선510 및 세로 방향으로 연장된 데이터 회선520이 게이트 절연층330 위에 형성되고, 동시에, 소스 전극530 및 드레인 전극540이 불순물이 첨가된 비결정성 실리콘층420 위에 형성된다. 그 후, 마스크로서 드레인 전극540 및 소스 전극530을 이용하여, 불순물이 첨가된 비결정성 실리콘층420의 일부가 비결정성 실리콘층410의 표면 일부를 노출시키기 위하여 에칭된다. 따라서, 박막 트랜지스터(TFT) 구조가 트랜지스터 지역302에서 얻어진다. 또한, 드레인 전극 540은 데이터 회선520과 전기적으로 연결된다.
도6A, 6B, 및 6C에서, 평탄화층610이 게이트 절연층330, 공통 회선510, TFT 구조, 데이터 회선520, 및 게이트 회선310 위에 형성된다. 평탄화층610은 스핀 코팅에 의해 형성된 유기층 또는 회전 방식 유리(SOG)일 수 있다. 그 후, 증착 및 제4 마스크를 이용하는 제4 포토리소그래피(PEP Ⅳ)가 수행되고, 제1 전도층620이 캐퍼시터 지역301 내의 평탄화층610 위에서 형성된다. 제1 전도층620은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있으며, 이들은 하부 전극 또는 화소 전극으로서 역할을 한다.
도7A, 7B, 및 7C에서, 유전층710은 제1전도층620 및 평탄화층610 위에 형성된다. 유전층710은 증착에 의해 형성된 SiNx, SiON, 또는 SiOx일 수 있으며, 캐퍼시터의 유전층으로서의 역할을 한다. 그 후, 제5 마스크를 이용하는 제5 포토리소그래피(PEP Ⅴ)가 수행되고, 유전층710 및 평탄화층610을 뚫는 제1 관통홀720과 제2 관통홀730이 형성된다. 제1 관통홀720은 소스 전극530의 표면을 노출시키고, 제2 관통홀730은 제1 전도층620의 표면 일부 및 공통 회선510의 표면 일부를 노출시킨다.
도8A, 8B, 및 8C에서, 등각의 제2 전도층(미도시)이 유전층710, 제1 관통홀720의 내부 주위 표면, 및 제2 관통홀730의 내부 주위 표면 위에 형성된다. 제2전도층은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있다. 그 후, 제6 마스크를 이용하는 제6포토리소그래피(PEP Ⅵ)가 수행되고, 제2 전도층의 일부는 제3 전도층810, 제4 전도층820, 및 개구830을 형성하기 위하여 제거된다. 제3 전도층810은 개구830에 의하여 제4 전도층820과 분리된다. 제3 전도층810은 소스 전극530과 전기적으로 연결되고, 제1 전도층620은 제4 전도층820에 의해 공통 회선510과 전기적으로 연결된다. 따라서, 캐퍼시터 지역301 내에서 제1 전도층620, 유전층710 및 제3 전도층810으로 이루어지는 충전 캐퍼시터 구조Cs가 얻어진다.
[제1 실시예의 변형]
도8D는 본 발명의 제1 실시예의 변형에 따른 상면 사시도이다. 도8E는 도8D의 선f-f'를 따라 자른 단면도이다. 도8A 내지 8C에서 반복된 도8D 및 8E의 요소는 같은 참조 번호를 이용한다. 또한, 변형 예에서 일부의 재료가 상기 제1 실시예와 같기 때문에, 재료에 대한 설명은 생략하기로 한다.
도8D 및 8E에서, 캐퍼시터 지역301 및 트랜지스터 지역302를 가지는 기판300이 제공된다. 그 후, 가로 방향으로 연장된 게이트 회선310이 기판300 위에 형성된다. 게이트 회선310은 트랜지스터 지역302 내에서 게이트 전극320을 포함한다.
다음, 게이트 절연층330이 게이트 회선310, 게이트 전극320 및 기판300 위에 형성된다. 그 후, 비결정성 실리콘층410 및 불순물이 첨가된 비결정성 실리콘층420이 게이트 절연층330의 일부 위에 형성된다. 따라서, 비결정성 실리콘층410 및 불순물이 첨가된 비결정성 실리콘층420으로 이루어진 반도체 섬이 얻어진다.
다음, 세로 방향으로 연장된 공통 회선510 및 세로 방향으로 연장된 데이터 회선520이 게이트 절연층330 위에 형성되며, 동시에, 소스 전극530 및 드레인 전극540이 불순물이 첨가된 비결정성 실리콘층420 위에 형성된다. 다음, 소스 전극530 및 드레인 전극540을 마스크로서 이용하여, 불순물이 첨가된 비결정성 실리콘층420의 일부는 비결정성 실리콘층410의 일부를 노출시키기 위하여 에칭된다. 따라서, 게이트 회선310 위에서 박막 필름 트랜지스터(TFT)가 얻어진다. 또한, 드레인 전극540은 데이터 회선520과 전기적으로 연결된다.
다음, 평탄화층610은 게이트 절연층330, 공통 회선510, TFT 구조, 데이터 회선520, 및 게이트 회선310 위에 형성된다. 그 후, 제1 전도층620은 캐퍼시터 지역 내에서 평탄화층610 위에 형성된다. 제1 전도층620은 하부 전극 또는 화소 전극으로서 역할을 한다.
다음, 유전층710이 제1 전도층620 및 평탄화층610 위에 형성된다. 유전층710은 캐퍼시터의 유전층으로서의 역할을 한다. 그 후, 유전층710 및 평탄화층610을 뚫는 제1 관통홀720' 및 제2 관통홀730(도8C에 도시)이 형성된다. 제1 관통홀720'은 소스 전극530의 표면을 포함하는 TFT 구조를 노출시키고, 제2 관통홀730(도8C에 도시)은 제1 전도층620의 표면 일부 및 공통 회선510의 표면 일부를 노출시킨다.
다음, 등각의 제2전도층(미도시)이 유전층710, 제1 관통홀720'의 내부 주위 표면, 및 제2 관통홀730(도8C에 도시)의 내부 주위 표면 위에 형성된다. 그 후, 도8C 및 8E에 도시된 바와 같이, 제2 전도층의 일부는 제3 전도층810, 제4 전도층820, 및 개구830을 형성하기 위하여 제거된다. 제3 전도층810은 개구830에 의하여 제4 전도층820과 분리된다. 제3 전도층810은 소스 전극530과 전기적으로 연결되고, 제1 전도층620은 제4 전도층820에 의해 공통 회선510과 전기적으로 연결된다. 제3 전도층810은 상부 전극 또는 충전 컬렉터 전극으로서의 역할을 한다. 따라서, 캐퍼시터 지역301 내에서 제1 전도층620, 유전층710 및 제3 전도층810으로 이루어지는 충전 캐퍼시터 구조Cs가 얻어진다.
[제2 실시예]
도9A 내지 14A는 본 발명의 제2 실시예에 따른 엑스레이 검출 배열 소자의 상면 사시도이다. 도9B 내지 14B는 도9A 내지 14A의 선c-c'를 따라 자른 단면도이다. 도9C 내지 14C는 도9A 내지 14A의 선e-e'를 따라 자른 단면도이다. 도시를 간단하게 하기 위하여, 첨부된 도면은 기판의 단일 화소 지역을 나타낸다. 비록 단일 화소 지역을 도시하였으나, 화소 지역의 수는 매우 많아질 수 있다.
도9A, 9B, 및 9C에서, 캐퍼시터 지역901 및 트랜지스터 지역902를 가지는 유리 기판과 같은 모든, 기판900이 제공된다. 그 후, 증착 및 제1 마스크를 이용하는 제1 포토리소그래피(또한 제1사진 조판 처리라고도 불린다, PEP Ⅰ)가 수행되며, 가로 방향으로 연장된 게이트 회선910이 기판900 위에서 형성된다. 게이트 회선910은 트랜지스터 지역902에서 게이트 전극920을 가진다.
도9A는 트랜지스터 지역902에서 튀어나온 부분920을 가지는 게이트 회선910을 도시하며, 이것은 게이트 전극920으로서의 역할을 한다. 그러나, 본 발명은 게이트 전극의 위치를 한정하고자 하는 것은 아니다. 예를 들면, 트랜지스터 지역902 내에 위치하는 게이트 회선910이 게이트 전극920으로서의 역할을 할 수 있는데, 이들은 기술된 제1 실시예의 변형과 유사하므로 그 기재는 생략하기로 한다.
도9A, 9B, 및 9C에서, 게이트 절연층930은 게이트 회선910, 게이트 전극920 및 기판900 위에 형성된다. 게이트 회선910 및 게이트 전극920은 증착에 의하여 형성된 금속일 수 있다. 게이트 절연층930은 증착에 의해 형성된 SiO2, SiNx 또는 SiON일 수 있다.
도10A, 10B, 및 10C에서, 비결정성 실리콘층(α-Si 층, 미도시)이 게이트 절연층930 위에 증착되고, 불순물이 첨가된 비결정성 실리콘층(예를 들면, n+α-Si 층, 미도시)이 비결정성 실리콘층 위에 형성된다. 다음, 제2 마스크를 이용한 제2 포토리소그래피(PEP Ⅱ)가 수행되고, 비결정성 실리콘층 및 불순물이 첨가된 비결정성 실리콘층의 일부는, 트랜지스터 지역902 내에서 게이트 절연층930 위에 반도체 섬을 형성하기 위하여 에칭된다. 반도체 섬은 유형화된 비결정성 실리콘층1010 및 불순물이 첨가된 비결정성 실리콘층1020으로 구성된다.
도11A, 11B, 및 11C에서, 전도층(미도시)은 게이트 절연층930 및 반도체 섬 위에서 증착된다. 그 후, 제3 마스크를 이용하는 제3 포토리소그래피(PEP Ⅲ)가 전도층(미도시)의 일부를 제거하기 위하여 수행되고, 세로 방향으로 연장된 공통 회선1110 및 세로 방향으로 연장된 데이터 회선1120이 게이트 절연층930 위에 형성되며, 동시에, 소스 전극1130 및 드레인 전극1140이 불순물이 첨가된 비결정성 실리콘층1020 위에 형성된다. 다음, 소스 전극1130 및 드레인 전극1140을 마스크로서 이용하여, 불순물이 첨가된 비결정성 실리콘층1020의 일부는 비결정성 실리콘층1010의 표면 일부를 노출시키기 위하여 에칭된다. 따라서, 트랜지스터 지역902 내에서 박막 필름 트랜지스터(TFT) 구조가 얻어진다. 또한, 드레인 전극1140은 데이터 회선1120과 전기적으로 연결된다.
도12A, 12B, 및 12C에서, 평탄화층1210이 게이트 절연층930, 공통 회선1110, TFT 구조, 데이터 회선1120 및 게이트 회선910 위에 형성된다. 평탄화층1210은 스핀 코팅에 의한 유기층 또는 회전 방식 유리(SOG)일 수 있다. 그 후, 증착 및 제4 마스크를 이용하는 제4 포토리소그래피(PEP Ⅳ)가 수행되고, 제1 개구1230을 가지는 제1 전도층1220이 캐퍼시터 지역901 내에서 평탄화층1210 위에 형성된다. 제1전도층1220은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있으며, 이들은 하부 전극 또는 화소 전극으로서 역할을 한다. 제1 개구1230은 공통 회선1110 위에서 평탄화층1210의 일부를 노출시킨다.
도13A, 13B, 및 13C에서, 유전층1310이 제1 전도층1220 및 평탄화층1210 위에 형성된다. 유전층1310은 증착에 의해 형성된 SiNx, SiON, 또는 SiOx일 수 있으며, 캐퍼시터의 유전층으로서의 역할을 한다. 그 후, 제5 마스크를 이용하는 제5 포토리소그래피(PEP Ⅴ)가 수행되고, 유전층1310 및 평탄화층1210을 뚫는 제1 관통홀1320과 제2 관통홀1330이 형성된다. 제1 관통홀1320은 소스 전극1130의 표면을 노출시키고, 제2 관통홀1330은 제1 전도층1220의 표면 일부 및 공통 회선1110의 표면 일부를 노출시킨다. 또한, 제2 관통홀1330 및 제1 개구1230은 겹쳐진다(개구 지역에 관하여).
도14A, 14B, 및 14C에서, 등각의 제2 전도층(미도시)이 유전층1310, 제1 관통홀1320의 내부 주위 표면, 및 제2 관통홀1330의 내부 주위 표면 위에 형성된다. 제2전도층은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있다. 그 후, 제6 마스크를 이용하는 제 6포토리소그래피(PEP Ⅵ)가 수행되고, 제2 전도층의 일부는 제3 전도층1410, 제4 전도층1420, 및 제2 개구1430을 형성하기 위하여 제거된다. 제3 전도층1410은 제2 개구1430에 의하여 제4 전도층1420과 분리된다. 제3 전도층1410은 소스 전극1130과 전기적으로 연결되고, 제1 전도층1220은 제4 전도층1420에 의해 공통 회선1110과 전기적으로 연결된다. 따라서, 캐퍼시터 지역901 내에서 제1 전도층1220, 유전층1310 및 제3 전도층1410으로 이루어지는 충전 캐퍼시터 구조Cs가 얻어진다.
종래 기술과 비교하면, 본 발명은 엑스레이 검출 소자를 형성하기 위하여 단지 여섯 개의 마스크를 이용하기 때문에, 비용을 감소하게 된다.
마지막으로, 본 발명은 상기에서 언급한 실시예에 의하여 기술되었으나, 본 발명은 개시된 실시예에 한정되지 않는다. 반면에, 본 발명은 당업자에게 명백한 다양한 변형 및 유사한 정렬을 포함하도록 한다. 따라서, 후술하는 청구항의 범위는 그러한 모든 변형 및 유사 정렬을 포함하는 것으로 넓게 해석되어야 할 것이다.
본 발명은 첨부된 도면에 부가된 참조 부호 및 실시예와 함께 이어지는 상세한 설명에 의하여 보다 자세히 설명될 것이다.
도1은 각 화소가 TFT 및 충전 캐퍼시터를 포함하는 종래의 출력기 배열을 나타내는 구조도이다.
도2A는 종래의 엑스레이 검출 화소의 상면 사시도이다.
도2B는 도2A의 선C-C'를 따라 자른 단면도이다.
도3A 내지 8A는 본 발명의 제1 실시예에 따른 엑스레이 검출 배열 소자의 상면 사시도이다.
도3B 내지 8B는 도3A 내지 8A의 선c-c'를 따라 자른 단면도이다.
도3C 내지 8C는 도3A 내지 8A의 선d-d'를 따라 자른 단면도이다.
도8D는 본 발명의 제1 실시예의 변형에 따른 상면 사시도이다.
도8E는 도8D의 선f-f'를 따라 자른 단면도이다.
도9A 내지 14A는 본 발명의 제2 실시예에 따른 엑스레이 검출 배열 소자의 상면 사시도이다.
도9B 내지 14B는 도9A 내지 14A의 선c-c'를 따라 자른 단면도이다.
도9C 내지 14C는 도9A 내지 14A의 선e-e'를 따라 자른 단면도이다.
Claims (20)
- 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판을 제공하고;상기 트랜지스터 지역 내에서 게이트 전극을 가지는, 가로 방향으로 연장된 게이트 회선을 상기 기판에 형성하며;상기 게이트 회선, 게이트 전극 및 기판 위에 게이트 절연층을 형성하고;상기 트랜지스터 지역 내에서 게이트 절연층 위에 반도체 섬을 형성하며;상기 게이트 절연층 위에 세로 방향으로 연장된 데이터 회선 및 공통 회선을 형성하고, 박막 트랜지스터(TFT) 구조를 형성하기 위하여 상기 반도체 섬 위에 드레인 전극 및 소스 전극을 형성하며, 상기 드레인 전극은 데이터 회선과 전기적으로 연결되며;상기 게이트 절연층, 공통 회선, TFT 구조, 데이터 회선 및 게이트 회선 위에 평탄화층을 형성하며;상기 캐퍼시터 지역에서 평탄화층 위에 제1 전도층을 형성하고;상기 제1 전도층 및 평탄화층 위에 유전층을 형성하며;상기 유전층 및 평탄화층을 뚫는 제1 관통홀 및 제2 관통홀을 형성하며, 제1 관통홀은 소스 전극의 표면을 노출시키며, 제2 관통홀은 제1 전도층의 표면 일부 및 공통 회선의 표면 일부를 노출시키고;상기 유전층, 상기 제1 관통홀의 내부 주위 표면 및 상기 제2 관통홀의 내부 주위 표면 위에 등각의 제2 전도층을 형성하며;제3 전도층, 제4 전도층, 및 제1 개구를 형성하기 위하여 제2 전도층의 일부를 제거하며, 상기 제3 전도층은 제1 개구에 의하여 제4 전도층과 분리되고, 상기 제3 전도층은 소스 전극과 전기적으로 연결되며, 상기 제1 전도층은 제4 전도층에 의해 공통 회선과 전기적으로 연결되는 것; 을 포함하며,충전 캐퍼시터 구조는, 캐퍼시터 지역 내에서 제1 전도층, 유전층 및 제3 전도층을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 게이트 회선은 금속인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 게이트 절연층은 SiO2, SiNx, 또는 SiON 중 하나를 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기의 반도체 섬을 형성하는 것은,상기 게이트 절연층 위에 비결정성 실리콘층을 형성하고;상기 비결정성 실리콘층 위에 불순물이 첨가된 비결정성 실리콘층을 형성하며; 그리고상기 트랜지스터 지역 내에서 반도체 섬을 형성하기 위하여 상기 비결정성 실리콘층과 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제4항에 있어서,상기 공통 회선, 데이터 회선 및 TFT 구조를 형성한 후에,상기 소스 전극 및 드레인 전극을 마스크로서 이용하여, 비결정성 실리콘층의 표면을 노출시키기 위하여 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 공통 회선, 데이터 회선, 소스 전극 및 드레인 전극은 포토리소그래피에 의하여 동시에 규정되는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 평탄화층은 회전 방식 유리(SOG) 또는 유기층인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 제1 전도층은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)이며, 하부 전극 또는 화소 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 유전층은 SiO2, SiNx 또는 SiON 중의 하나를 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 제2 전도층은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)이며, 상부 전극 또는 충전 컬렉터 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 게이트 회선은, 게이트 전극으로서 역할을 하는 튀어나온 부분을 트랜지스터 지역 내에 가지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 트랜지스터 지역 내에 위치하는 게이트 회선이 게이트 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제1항에 있어서,상기 제1 전도층을 형성하는 때에,상기 제1 전도층에 제2 개구를 동시에 형성하여, 제2 개구가 공통 회선 위의 평탄화층을 노출시키도록 하는 단계를 더 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제13항에 있어서,상기 제2 관통홀과 상기 제2 개구가 겹쳐지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판을 제공하고;상기 트랜지스터 지역 내에서 게이트 전극을 가지는, 가로 방향으로 연장된 게이트 회선을 상기 기판에 형성하며;상기 게이트 회선, 게이트 전극 및 기판 위에 게이트 절연층을 형성하고;상기 트랜지스터 내에서 상기 게이트 절연층 위에 반도체 섬을 형성하며;상기 게이트 절연층 위에 세로 방향으로 연장된 공통 회선 및 세로 방향으로 연장된 데이터 회선을 형성하고, 박막 트랜지스터(TFT) 구조를 형성하기 위하여 소스 전극 및 드레인 전극을 반도체 섬 위에 형성하며, 드레인 전극은 데이터 회선에 전기적으로 연결되고;상기 게이트 절연층, 공통 회선, TFT 구조, 데이터 회선, 게이트 회선 위에 평탄화층을 형성하며;상기 캐퍼시터 지역 내에서 평탄화층 위에 제1 전도층을 형성하고, 공통 회선 위에서 평탄화층을 노출시키기 위하여 제1 전도층은 제1 개구를 가지고;상기 제1 전도층 및 평탄화층 위에 유전층을 형성하며;상기 유전층 및 평탄화층을 뚫는 제1 관통홀 및 제2 관통홀이 형성하며, 제1 관통홀은 상기 소스 전극의 표면을 노출시키고, 제2 관통홀은 상기 제1 전도층의 표면 일부 및 상기 공통 회선의 표면 일부를 노출시키며, 제2 관통홀 및 제1 개구가 겹쳐지고;상기 유전층, 상기 제1 관통홀의 내부 주위 표면, 및 상기 제2 관통홀의 내부 주위 표면 위에 등각의 제2 전도층을 형성하며;제3 전도층, 제4 전도층, 및 제2 개구를 형성하기 위하여 제2 전도층의 일부를 제거하여, 제3 전도층은 제2 개구에 의하여 제4 전도층과 분리되며, 제3 전도층은 소스 전극과 전기적으로 연결되고, 제1 전도층은 제4 전도층에 의해 공통 회선과 전기적으로 연결되는 것; 을 포함하며,충전 캐퍼시터 구조는 상기 캐퍼시터 지역 내에서 제1 전도층, 유전층 및 제3 전도층을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제15항에 있어서,상기의 반도체층을 형성하는 것은,상기 게이트 절연층 위에 비결정성 실리콘층을 형성하고;상기 트랜지스터 지역 내에 상기 반도체 섬을 형성하기 위하여 상기 비결정성 실리콘층 및 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제16항에 있어서,상기 공통 회선, 데이터 회선 및 TFT 구조를 형성한 후에,상기 소스 전극 및 드레인 전극을 마스크로서 이용하여, 비결정성 실리콘층의 표면을 노출시키기 위하여 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
- 제15항에 있어서,상기 게이트 회선은, 게이트 전극으로서 역할을 하는 튀어나온 부분을 트랜지스터 지역 내에 가지는 것을 특징으로 하는 방법.
- 제15항에 있어서,상기 트랜지스터 지역 내에 위치하는 게이트 회선이 게이트 전극으로서 역할을 하는 것을 특징으로 하는 방법.
- 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판을 제공하고;포토리소그래피에 의하여, 상기 트랜지스터 지역 내에서 게이트 전극을 가지는, 가로 방향으로 연장된 게이트 회선을 상기 기판에 형성하기 위하여 제1 마스크를 이용하며;상기 게이트 회선, 게이트 전극 및 기판 위에 게이트 절연층을 형성하고;포토리소그래피에 의하여, 상기 트랜지스터 내에서 상기 게이트 절연층 위에 반도체 섬을 형성하기 위하여 제2 마스크를 이용하며;포토리소그래피에 의하여, 상기 게이트 절연층 위에 세로 방향으로 연장된 공통 회선 및 세로 방향으로 연장된 데이터 회선을 형성하기 위하여 제3 마스크를 이용하고, 박막 트랜지스터(TFT) 구조를 형성하기 위하여 소스 전극 및 드레인 전극을 반도체 섬 위에 형성하며, 드레인 전극은 데이터 회선에 전기적으로 연결하고;상기 게이트 절연층, 공통 회선, TFT 구조, 데이터 회선, 게이트 회선 위에 평탄화층을 형성하며;포토리소그래피에 의하여, 상기 캐퍼시터 지역 내에서 평탄화층 위에 제1 전도층을 형성하기 위하여 제4 마스크를 이용하고;상기 제1 전도층 및 평탄화층 위에 유전층을 형성하며;포토리소그래피에 의하여, 유전층 및 평탄화층을 뚫는 제1 관통홀 및 제2 관통홀을 형성하기 위하여 제5 마스크를 이용하며, 제1 관통홀은 상기 소스 전극의 표면을 노출시키고, 제2 관통홀은 상기 제1 전도층의 표면 일부 및 상기 공통 회선의 표면 일부를 노출시키고;상기 유전층, 상기 제1 관통홀의 내부 주위 표면, 및 상기 제2 관통홀의 내부 주위 표면 위에 등각의 제2 전도층을 형성하며; 그리고포토리소그래피에 의하여, 제3 전도층, 제4 전도층, 및 제1 개구를 형성하기 위하여 제2 전도층의 일부를 제거하고자 제6 마스크를 이용하여, 제3 전도층은 제1 개구에 의하여 제4 전도층과 분리되며, 제3 전도층은 소스 전극과 전기적으로 연결되고, 제1 전도층은 제4 전도층에 의해 공통 회선과 전기적으로 연결되는 것; 을 포함하며,충전 캐퍼시터 구조는 상기 캐퍼시터 지역 내에서 제1 전도층, 유전층 및 제3 전도층을 포함하여 이루어지는 것을 특징으로 하는 포토리소그래피 동안에 소비되는 마스크의 수를 감소시키기 위한 엑스레이 검출 배열을 제작하는 방법.
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