KR100526846B1 - 반도체패키지용 금형 - Google Patents

Abstract

본 발명은 반도체패키지용 금형에 관한 것으로서, 섭스트레이트에 형성된 다수의 유닛에 동일한 압력, 시간 및 량으로 봉지재를 봉지하여 봉지 불량을 방지하고 또한 봉지재의 찌꺼기 발생량을 최소화할 수 있도록, 봉지재가 안착되도록 일정 크기의 직경을 갖는 폿이 형성되고, 상기 폿에는 램이 결합되어 상기 봉지재를 상부로 압착하는 하부 금형과, 상기 하부 금형의 상면으로서, 상기 폿과 대응되는 상부에 일정 공간을 갖는 다수의 캐비티가 형성되고, 상기 각각의 캐비티에는 상기 폿과 연통되는 게이트가 형성된 동시에, 상기 다수의 캐비티에는 섭스트레이트의 각 유닛이 대응되어 위치되는 중간판과, 상기 섭스트레이트의 상면에 위치되는 판 형태의 상부 금형을 포함하여 이루어진 것을 특징으로 한다.

Description

반도체패키지용 금형{Mold for semiconductor package}

본 발명은 반도체패키지용 금형에 관한 것으로서, 보다 상세히는 섭스트레이트에 형성된 다수의 유닛에 동일한 압력, 시간 및 량으로 봉지재를 봉지하여 봉지 불량을 방지하고 또한 봉지재의 찌꺼기 발생량을 최소화할 수 있는 반도체패키지용 금형에 관한 것이다.

도 1a를 참조하면, 종래 반도체패키지용 금형의 부분 평면도가 도시되어 있고, 도 1b를 참조하면, 도 1a의 1-1선 단면도가 도시되어 있으며, 도 1c를 참조하면, 종래 금형을 통해서 봉지가 완성된 섭스트레이트의 일부 평면도가 도시되어 있고, 도 1d를 참조하면, 종래 금형에서 봉지후 남는 봉지재 찌꺼기의 평면도가 도시되어 있다.

먼저 도1a 및 도1b에 도시된 바와 같이 종래의 금형은 섭스트레이트(40')(substrate)의 각 유닛(unit; 하나의 반도체패키지로 형성될 영역)에 해당하는 영역에 일정 공간의 캐비티(16')(cavity)가 형성된 하부 금형(10')과, 상기 하부 금형(10') 및 섭스트레이트(40')의 상면에 밀착되는 상부 금형(30')으로 이루어져 있다.

여기서, 상기 하부 금형(10')은 상기 캐비티(16')의 일측에 봉지재(50')가 안착되는 폿(12')(pot')과, 상기 폿(12')에 연결된 동시에 상기 각각의 캐비티(16')까지 연장된 런너(14')(runner)와, 상기 런너(14')와 캐비티(16') 사이에 형성된 게이트(18')(gate)로 이루어져 있다. 또한, 상기 폿(12')에는, 봉지재(50')를 고압으로 압착하여, 상기 봉지재(50')가 각각의 런너(14') 및 게이트(18')를 따라서 캐비티(16')에 충진되도록 하는 램(20')(ram)이 결합되어 있다.

한편, 도 1c에 도시된 바와 같이 봉지 공정이 완료된 섭스트레이트(40')는 각 유닛에 일정 크기의 봉지부(50')가 형성된다. 이러한 봉지 공정 후에는 통상적인 마킹 공정과 싱귤레이션 공정을 통해서 상기 섭스트레이트(40')로부터 낱개의 반도체패키지가 분리되어 완성된다.

그러나, 이러한 종래의 금형은 봉지 공정중 각 캐비티(16')에 형성되는 봉지재(50')의 압력, 도착 시간 및 량이 약간씩 틀림으로써, 각종 봉지 불량이 발생하는 문제가 있다. 즉, 상기 봉지재(50')는 폿(12')에 가장 가까운 캐비티(16')부터 충진된 후, 그 다음 캐비티(16')를 봉지하게 되는데 이로 인하여 폿(12')에 가장 먼 캐비티(16')의 경우에는 봉지가 완전하게 형성되지 않는 경우가 많다.

또한, 도 1d에 도시된 바와 종래의 금형은 봉지 공정 완료후 많은 량의 봉지재 찌꺼기(60')(cull)가 런너(14') 및 폿(12')과 대응되는 위치에 발생하는 단점도 있다. 이러한 봉지재 찌꺼기(60')는 전체 봉지재(50')의 대략 50% 정도를 차지한다. 또한, 이러한 봉지재(50')는 열경화성이기 때문에 한번 경화된 후에는 다시 재활용될 수 없어, 그대로 폐기되고 따라서 환경 오염을 유발시킴은 물론, 봉지 비용을 비싸게 하는 한 원인이 되고 있다.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 섭스트레이트에 형성된 다수의 유닛에 동일한 압력, 시간 및 량으로 봉지재를 봉지하여 봉지 불량을 방지하고 또한 봉지재 찌꺼기의 발생량을 최소화할 수 있는 반도체패키지용 금형을 제공하는데 있다.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 금형은 봉지재가 안착되도록 일정 크기의 직경을 갖는 폿이 형성되고, 상기 폿에는 램이 결합되어 상기 봉지재를 상부로 압착하는 하부 금형과, 상기 하부 금형의 상면으로서, 상기 폿과 대응되는 상부에 일정 공간을 갖는 다수의 캐비티가 형성되고, 상기 각각의 캐비티에는 상기 폿과 연통되는 게이트가 형성된 동시에, 상기 다수의 캐비티에는 섭스트레이트의 각 유닛이 대응되어 위치되는 중간판과, 상기 섭스트레이트의 상면에 위치되는 판 형태의 상부 금형으로 이루어진 것을 특징으로 한다.

여기서, 상기 폿은 직경이 상기 중간판의 모든 캐비티가 이루는 영역보다 크게 형성되어 있다.

상기와 같이 본 발명에 의한 반도체패키지용 금형에 의하면, 폿과 대응되는 영역의 상부에만 캐비티가 형성됨으로써, 상기 캐비티에는 봉지재가 동일한 압력, 시간 및 량으로 충진된다. 따라서, 임의의 캐비티에 봉지재가 충진되지 않는 봉지 불량의 발생 확률이 현저히 감소하게 된다.

또한, 종래와 같은 런너가 존재하지 않음으로써, 런너상에 형성되던 봉지재 찌꺼기가 없고, 따라서 봉지재의 사용량을 현저히 줄일 수 있게 된다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도 2a를 참조하면, 본 발명에 의한 반도체패키지용 금형의 평면도가 도시되어 있고, 도 2b를 참조하면, 도2a의 2-2선 단면도가 도시되어 있다.

도시된 바와 같이 본 발명에 따른 반도체패키지용 금형은 하부 금형(10), 중간판(20) 및 상부 금형(30)으로 이루어져 있다.

먼저 상기 하부 금형(10)은 종래에 비해 상대적으로 얇은 두께의 봉지재(50)가 안착되도록 일정 크기의 직경을 갖는 폿(12)이 형성되어 있다. 또한, 상기 폿(12)에는 상기 폿(12)의 직경과 같은 램(14)이 결합되어 있음으로써, 상기 램(14)이 봉지재(50)를 상부로 압착시킬 수 있게 되어 있다.

또한, 상기 하부 금형(10)의 상부에는 중간판(20)이 위치되어 있다. 상기 중간판(20)은 상기 폿(12)과 대응되는 상부에 일정 공간을 갖는 다수의 캐비티(22)가 형성되어 있고, 상기 각각의 캐비티(22) 중앙에는 상가 폿(12)과 연통되도록 게이트(24)가 형성되어 있다. 더불어, 상기 다수의 캐비티(22)에는 섭스트레이트(40)의 각 유닛이 대응되어 위치되어 있다.

마지막으로, 상기 상부 금형(30)은 상기 섭스트레이트(40) 및 중간판(20)의 상면에 대략 판 형태로 위치되어 있으며, 이는 종래의 구조와 동일하다.

도 3a 및 도 3b를 참조하면, 본 발명의 반도체패키지용 금형에 의한 봉지 과정이 도시되어 있다.

먼저 도 3a에 도시된 바와 같이, 종래에 비해 매우 얇은 두께의 봉지재(50)가 하부 금형(10)의 폿(12)에 위치된다. 그런 후, 램(14)이 상부로 일정 거리 이동하며, 상기 봉지재(50)가 중간판(20)의 게이트(24)를 따라서 각각의 캐비티(22)에 충진되도록 한다. 이때, 상기 폿(12)에서 캐비티(22)까지의 거리는 모두 동일하게 형성되어 있음으로서, 상기 봉지재(50)는 동일 압력, 시간 및 량으로 각각의 캐비티(22)에 충진된다.

이어서, 도 3b에 도시된 바와 같이, 램(14)이 완전히 상승하여, 상기 중간판(20)의 하면에 밀착되면, 봉지재(50)는 모든 캐비티(22) 및 게이트(24)에 완전히 충진된다. 이러한 공정 이후에는 상부 금형(30)과 중간판(20)이 일정 거리 이격되고, 상기 섭스트레이트(40)가 중간판(20)에서 분리되어 봉지 공정이 완료된다.

상술한 바와 같이, 본 발명에 따른 반도체패키지용 금형은 폿과 대응되는 영역의 상부에만 캐비티가 형성됨으로써, 상기 캐비티에는 봉지재가 동일한 압력, 시간 및 량으로 충진된다. 따라서, 임의의 캐비티에 봉지재가 충진되지 않는 봉지 불량의 발생 확률이 현저히 감소되는 효과가 있다.

또한, 종래와 같은 런너가 존재하지 않음으로써, 런너상에 형성되던 봉지재 찌꺼기가 없고, 따라서 봉지재의 사용량을 현저히 줄일 수 있는 효과가 있다.

이상에서 설명한 것은 본 발명에 따른 반도체패키지용 금형을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

도 1a는 종래 반도체패키지용 금형을 도시한 일부 평면도이고, 도 1b는 도 1a의 1-1선 단면도이며, 도 1c는 종래 금형을 통해서 봉지가 완성된 섭스트레이트의 일부 평면도이며, 도 1d는 종래 금형에서 봉지후 남는 봉지재 찌꺼기를 도시한 평면도이다.

도 2a는 본 발명에 의한 반도체패키지용 금형을 도시한 일부 평면도이고, 도 2b는 도2a의 2-2선 단면도이다.

도 3a 및 도 3b는 본 발명의 반도체패키지용 금형에 의한 봉지 상태를 도시한 단면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10; 하부 금형 12; 폿

14; 램 20; 중간판

22; 캐비티 24; 게이트

30; 상부 금형 40; 섭스트레이트

50; 봉지재

Claims (2)

1. 봉지재가 안착되도록 일정 크기의 직경을 갖는 폿이 형성되고, 상기 폿에는 램이 결합되어 상기 봉지재를 상부로 압착하는 하부 금형;

   상기 하부 금형의 상면으로서, 상기 폿과 대응되는 상부에 일정 공간을 갖는 다수의 캐비티가 형성되고, 상기 각각의 캐비티에는 상기 폿과 연통되는 게이트가 형성된 동시에, 상기 다수의 캐비티에는 섭스트레이트의 각 유닛이 대응되어 위치되는 중간판; 및,

   상기 섭스트레이트의 상면에 위치되는 판 형태의 상부 금형을 포함하여 이루어진 반도체패키지용 금형.
2. 제 1 항에 있어서, 상기 폿은 직경이 상기 중간판의 모든 캐비티가 이루는 영역보다 크게 형성된 것을 특징으로 하는 반도체패키지용 금형.