KR100516713B1 - 위상 주파수 검출기 - Google Patents

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Abstract

본 발명의 위상 주파수 검출기는 기준 신호와 피드백 신호에 동기되어 해당 입력 신호의 값을 출력하는 플립플랍부, 플립플랍부의 출력 신호에 따라 플립플랍부를 리셋시키는 리셋부, 플립플랍부의 출력 신호를 일정 시간 지연시키는 지연부, 및 플립플랍부의 출력 신호와 지연부의 출력 신호를 논리연산하여 펄스 신호를 출력하는 논리연산부를 구비하여, 전하 펌프 구동을 위한 두 펄스 신호가 동시에 발생되지 않도록 함으로써, 위상 주파수 검출기의 입력단에서 불필요한 스퓨리어스를 억제하여 전류의 스파이크를 방지하고, PLL의 동작을 안정화시킬 수 있다.

Description

위상 주파수 검출기{Phase Frequency Detector in PLL}
본 발명은 위상 제어 루프(PLL:Phase Locked Loop, 이하 PLL이라 함)의 위상 주파수 검출기(PFD:Phase Frequency Detector, 이하 PFD라 함)에 관한 것으로, 보다 상세하게는, PFD에서 발생되는 주기적인 스퓨리어스(spurious)를 억제하여 전하 펌프의 출력단에서 전류 스파이크(current spike)가 발생되지 않도록 하는 PFD에 관한 것이다.
도 1은 정수 분주기를 갖는 전형적인 PLL의 구성을 나타내는 구성도이다.
PFD(11)는 기준 신호(즉, 입력 신호) fin와 피드백 신호 ffeed를 인가받으며, 피드백 신호 ffeed는 전압 제어 발진기(VCO:Voltage Controlled Oscillator, 14)의 출력 신호 fout가 분주기(frequency divider)(15)에 의해 분주된 신호이다.
PFD(11)는 기준 신호 fin와 피드백 신호 ffeed의 위상차를 검출하고 그에 대응하는 펄스 신호들(UP, DN)을 출력한다. 전하 펌프(CP:Charge Pump, 12)에서는 펄스 신호들(UP, DN)에 따라서 전하 펌프 출력 전류 Icp가 생성된다. 이 전하 펌프 출력 전류 Icp는 루프 필터(13)로 흐른다. 루프 필터(13)는 저대역 통과 필터(LPF:Low Pass Filter)로서 기능하여 전류 Icp의 고주파 성분을 제거하여 입력 전류 Icp에 비례하는 전압 Vout을 출력한다. 이러한 루프 필터(13)는 캐패시터 C1, C2 와 저항 R으로 이루어진다.
전압 제어 발진기(VCO:Voltage Controlled Oscillator, 14)는 루프 필터(13)의 출력 전압 Vout에 비례하는 주파수의 신호 fout를 출력한다. VCO(14)의 출력 f out은 주파수 분주기(15)에 의해 N 분주되고, 분주된 신호 ffeed는 PFD(11)로 피드백된다.
이러한, VCO(40)의 출력 신호 fout는 다음식과 같이 표현될 수 있다.
[수학식 1]
fout = N ×fin
여기에서, 주파수 분주기(15)의 분주율(division ratio) N은 양의 정수이다.
그러므로, PLL은 입력 신호 fin보다 주파수가 N 배 높은 출력 신호 fout를 얻을 수 있으며, 출력 신호 fout의 주파수는 정수 N 간격으로 변경될 수 있다.
도 2는 도 1에서 PFD(11)의 구성을 보다 상세하게 나타낸 구성도이다.
PFD(11)는 기준 신호 fin를 입력받아 기준 신호 fin의 상승 에지에 응답하여 전원전압을 트리거링하는 D 플립플롭(112), 피드백 신호 ffeed를 입력받아 피드백 신호 ffeed의 상승 에지에 응답하여 전원전압을 트리거링하는 D 플립플랍(114), 2개의 D 플립플랍(112, 114)의 출력신호를 낸드연산하여 출력하는 낸드게이트 ND1, 및 낸드게이트의 출력신호를 일정시간 지연시켜 D 플립플랍(112, 114)의 리셋신호로 출력하는 지연부(116)를 구비한다.
도 3a 및 도 3b는 기준 신호 fin와 피드백 신호 ffeed가 PLL에서 고정(lock)되기 이전 및 이후의 출력 파형을 나타내는 파형도이다.
도 3a의 경우에 있어서, D 플립플랍(112)은 클럭 신호로 인가되는 기준 신호 fin에 대응하여 펄스 신호 UP를 전하 펌프(12)로 출력한다. 전하 펌프(12)는 펄스 신호 UP에 따라 루프 필터(13)로 전류 Icp를 공급하여 캐패시터 C1 및 C2를 충전시킨다.
다음에, 기준 신호 fin와 소정의 위상차를 갖는 피드백 신호 ffeed가 D 플립플랍(114)으로 인가되면, D 플립플랍(114)은 펄스 신호 DN을 발생시키며, 동시에 낸드 게이트 ND1의 출력 신호를 로우 레벨로 천이 시키게 된다. 그러나, 낸드 게이트 ND1의 출력 신호는 지연부(116)에 의해 일정 시간 지연된 후 두 D 플립플랍(112, 114)을 리셋시키기 때문에 두 펄스 신호 UP 및 DN가 모두 발생되는 구간이 생기게 된다.
펄스 신호 DN의 발생으로 전하 펌프(12)에서의 전류 공급(sourcing)과 함께 전류의 누출(sinking)이 일시적으로 발생하게 되어 루프 필터(13)의 출력 전압 Vout의 파형은 도 3a에서와 같이 해당 부분에서 일시 감소했다 다시 증가하는 형태를 갖게된다. 이로인해, PLL이 고정(lock)되는 시간이 길어지게 되고 안정도도 떨어지게 된다.
도 3b에서와 같이, PLL이 고정되어 기준 신호 fin와 피드백 신호 ffeed가 위상차이 없이 인가되는 경우에도 지연부(116)에 의한 지연되는 시간 동안은 두 펄스 신호 UP 및 DN가 모두 발생하게 되어 원치않는 스퓨리어스(spurious)가 발생하게 된다.
이처럼, PFD에서의 원치않는 스퓨리어스(spurious)의 발생으로 전하 펌프(12)의 출력단에서 전류 스파이크(current spike)가 발생하게 되어 PLL 전체의 동작을 불안정하게 하는 문제가 발생된다.
따라서, 상술한 문제를 해결하기 위한 본 발명의 위상 주파수 검출기는 전하 펌프로 인가되는 두 펄스 신호가 동시에 발생되지 않도록 하여 전하 펌프의 출력단에서 전류 스파이크가 발생되지 않도록 하는데 있다.
위와 같은 목적을 해결하기 위한 본 발명의 위상 주파수 검출기는 기준 신호와 피드백 신호에 동기되어 해당 입력 신호의 값을 출력하는 플립플랍부; 플립플랍부의 출력 신호에 따라 플립플랍부를 리셋시키는 리셋부; 플립플랍부의 출력 신호를 일정 시간 지연시키는 지연부; 및 플립플랍부의 출력 신호와 지연부의 출력 신호를 논리연산하여 펄스 신호를 출력하는 논리연산부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 4는 본 발명의 위상 주파수 검출기의 구성을 나타내는 회로도이다.
본 발명의 위상 주파수 검출기는 플립플랍부(20), 리셋부(30), 지연부(40), 및 논리연산부(50)로 이루어진다.
플립플랍부(20)는 전원전압을 입력 신호 D로 인가받고 기준 신호 fin와 피드백 신호 ffeed를 각각 클럭 신호 CLK로 인가받는 2개의 D 플립플랍(22, 24)으로 이루어진다. 이러한 플립플랍부(20)는 클럭 신호의 상승 에지에 대응되는 입력 신호 D를 리셋 신호가 인가될 때 까지 유지하여 리셋부(30), 지연부(40) 및 논리연산부(50)로 출력한다. 이때, 두 D 플립플랍(22, 24)의 리셋 신호로는 두 D 플립플랍(22, 24)의 출력 신호를 논리곱하여 사용한다.
리셋부(30)는 두 D 플립플랍(22, 24)의 출력 신호에 따라 리셋 신호를 발생시켜 두 D 플립플랍(22, 24)을 리셋시킨다. 본 발명의 실시예에서는 리셋부(30)로 D 플립플랍(22, 24)의 출력 신호를 입력받아 낸드연산하는 낸드게이트 ND2가 사용된다.
지연부(40)는 플립플랍부(20)의 출력 신호 Q1 및 Q2를 일정 시간 지연시켜 논리연산부(40)로 출력한다. 이러한 지연부(30)는 D 플립플랍(22)의 출력 신호 Q1를 일정 시간 지연시키는 제 1 지연부(42) 및 D 플립플랍(24)의 출력 신호 Q2를 일정 시간 지연시키는 제 2 지연부(44)를 구비한다.
논리연산부(50)는 플립플랍부(20)의 출력 신호와 지연부(40)의 출력 신호를 논리연산하여 전하 펌프(12)에 의한 전류 공급(sourcing) 및 전류 누출(sinking)을 조절하기 위한 펄스 신호 UP 및 DN를 출력한다. 펄스 신호 UP 및 DN에 의해 루프 필터(13)의 출력 전압 Vout이 조절된다.
이러한 논리연산부(50)는 D 플립플랍(22, 24)의 출력 신호를 입력받아 배타적 논리합하는 배타적 오아게이트 XOR1, 제 1 지연부(42)의 출력 신호와 D 플립플랍(22)의 출력 신호를 논리합하는 제 1 오아게이트 OR1, 제 2 지연부(44)의 출력 신호와 D 플립플랍(24)의 출력 신호를 논리합하는 제 2 오아게이트 OR2, 제 1 오아게이트 OR1의 출력 신호와 배타적 오아게이트 XOR1의 출력 신호를 논리곱하여 펄스 신호 UP를 출력하는 제 1 앤드게이트 AND1, 및 제 2 오아게이트 OR2의 출력 신호와 배타적 오아게이트 XOR1의 출력 신호를 논리곱하여 펄스 신호 DN를 출력하는 제 2 앤드게이트 AND2를 구비한다.
도 5a 및 도 5b는 각각 본 발명의 PFD에서 기준 신호 fin와 피드백 신호 ffeed가 고정(lock)되기 이전 및 이후의 출력 파형을 나타내는 파형도이다.
기준 신호 fin와 피드백 신호 ffeed가 고정되기 이전에 기준 신호 fin가 D 플립플랍(22)의 클럭 신호 CLK로 인가되면, D 플립플랍(22)은 기준 신호 fin의 상승 에지(edge)에서 입력 신호 D의 값 즉 하이 레벨의 값을 출력하고 그 값을 다음 상승 에지시 까지 유지한다. 그런데, 기준 신호 fin가 인가된 후 기준 신호 fin와 △Φ만큼의 위상차를 갖는 피드백 신호 ffeed가 D 플립플랍(24)의 클럭 신호 CLK로 인가되면, D 플립플랍(22)도 역시 피드백 신호 ffeed의 상승 에지에서 하이 레벨의 값을 출력하여 리셋부(30)에 의해 두 D 플립플랍(22, 24)이 모두 리셋된다.
따라서, D 플립플랍(22)의 출력 신호 Q1는 다음 상승 에지까지 하이 레벨을 유지하지 못하고 피드백 신호 ffeed의 인가되는 시점 까지만 하이 레벨을 유지한 후 로우 레벨로 천이되며, D 플립플랍(24)은 로우 레벨을 계속 유지하게 된다. 이러한 파형은 기준 신호 fin와 피드백 신호 ffeed의 인가에 따라 계속 진행되어 도 5a에서와 같은 형태의 파형이 출력된다.
출력 신호 Q1 및 Q2는 각각 제 1 지연부(42) 및 제 2 지연부(44)에 의해 일정 시간 지연된 후 오아게이트 OR1 및 OR2의 한 입력으로 인가된다. 그리고, 오아게이트 OR1 및 OR2의 다른 한 입력으로는 각각 출력 신호 Q1 및 Q2가 인가된다.
또한, 출력 신호 Q1 및 Q2는 낸드게이트 ND2에 의해 논리곱된 후 D 플립플랍(22, 24)의 리셋 신호로 인가되고, 동시에 배타적 오아게이트 XOR1에 의해 배타적 논리합되어 앤드게이트 AND1 및 AND2로 인가된다. 앤드게이트 AND1 및 AND2의 다른 입력으로는 각각 오아게이트 OR1 및 OR2의 출력 신호가 인가된다.
앤드게이트 AND1는 오아게이트 OR1의 출력 신호와 배타적 오아게이트 XOR1의 출력 신호를 논리곱하여 펄스 신호 UP로서 전하 펌프(12)로 출력하고, 앤드게이트 AND2는 오아게이트 OR2의 출력 신호와 배타적 오아게이트 XOR1의 출력 신호를 논리곱하여 펄스 신호 DN로서 전하 펌프(12)로 출력한다.
그런데, 이때 도 5a에서와 같이 펄스 신호 UP는 배타적 오아게이트 XOR1의 출력 신호에 동기되어 일정 주기로 전하 펌프(12)로 인가되나, 펄스 신호 DN는 로우 레벨을 유지하게 된다. 따라서, 전하 펌프(12)는 펄스 신호 UP가 인가되는 도중 펄스 신호 DN로 인한 전류 누출(sinking) 없이 루프 필터(13)로 안정적으로 소싱(sourcing) 전류 Icp를 공급할 수 있게 된다.
전류 Icp의 공급으로, 루프 필터(13)의 캐패시터 C1 및 C2가 충전되어 루프 필터(13)의 출력 전압 Vout은 PLL이 고정될 때 까지 빠른 속도로 안정적으로 상승하게 된다.
기준 신호 fin와 피드백 신호 ffeed가 고정되어 위상이 일치된 기준 신호 fin 와 피드백 신호 ffeed가 각각 D 플립플랍(22, 24)의 클럭 신호 CLK로 인가되는 경우에는 , 두 D 플립플랍(22, 24)의 출력 신호 Q1 및 Q2가 기준 신호 fin와 피드백 신호 ffeed의 상승 에지에 맞춰 동시에 하이 레벨로 출력된다. 따라서, 두 D 플립플랍(22, 24)은 하이 레벨 신호를 출력함과 동시에 낸드게이트 ND2에 의해 리셋되어 결국 로우 레벨을 유지하게 되며, 이로인해 펄스 신호 UP 및 DN도 로우 레벨을 유지하게 된다.
따라서, 전하 펌프(12)에 의해 루프 필터(13)로 전류가 인가(sourcing)되거나 유출(sinking)되지 않게 되어 루프 필터(13)의 출력 전압 Vout은 도 5b에서와 같이 스파이크 발생없이 안정적으로 일정 수준을 계속 유지하게 된다.
상술한 바와 같이, 본 발명의 PFD는 루프 필터로의 전류 공급을 위한 펄스 신호와 전류 누출을 위한 펄스 신호가 동시에 발생되지 않아 전하 펌프의 출력 전류에 스파이크가 발생되지 않도록 함으로써 PLL의 동작 특성을 안정화시킬 수 있게 된다.
도 1은 정수 분주기를 갖는 전형적인 PLL의 구성을 나타내는 구성도.
도 2는 도 1의 위상 주파수 검출기의 구성을 보다 상세하게 나타낸 회로도.
도 3a 및 도 3b는 도 1의 위상 주파수 검출기에서 기준 신호와 피드백 신호가 PLL에서 고정(lock)되기 이전 및 이후의 출력 파형을 나타내는 파형도.
도 4는 본 발명의 위상 주파수 검출기의 구성을 보다 상세하게 나타낸 회로도.
도 5a 및 도 5b는 본 발명의 위상 주파수 검출기에서 기준 신호와 피드백 신호가 고정(lock)되기 이전 및 이후의 출력 파형을 나타내는 파형도.

Claims (5)

  1. 기준 신호와 피드백 신호의 위상차를 검출 및 비교하여 전압 제어 발진기의 주파수 신호를 생성하기 위한 업 및 다운 펄스 신호를 출력하는 위상 주파수 검출기에 있어서,
    상기 기준 신호와 상기 피드백 신호에 동기되어 해당 입력 신호의 값을 출력하는 플립플랍부;
    상기 플립플랍부의 출력 신호에 따라 상기 플립플랍부를 리셋시키는 리셋부;
    상기 플립플랍부의 출력 신호를 일정 시간 지연시키는 지연부; 및
    상기 플립플랍부의 출력 신호와 상기 지연부의 출력 신호를 논리연산하여 상기 업 및 다운 펄스 신호를 출력하는 논리연산부를 구비하되,
    상기 논리 연산부는 상기 업 및 다운 펄스 신호를 동시에 활성화시키지 않는 것을 특징으로 하는 위상 주파수 검출기.
  2. 제 1 항에 있어서, 상기 플립플랍부는
    상기 기준 신호의 상승 에지시 입력 신호를 리셋 신호 인가시까지 출력하는 제 1 플립플랍; 및
    상기 피드백 신호의 상승 에지시 입력 신호를 상기 리셋 신호 인가시까지 출력하는 제 2 플립플랍을 구비하는 것을 특징으로 하는 위상 주파수 검출기.
  3. 제 2 항에 있어서, 상기 리셋부는
    상기 제 1 플립플랍 및 상기 제 2 플립플랍의 출력 신호가 모두 하이 레벨일 때 상기 리셋 신호를 발생시키는 것을 특징으로 하는 위상 주파수 검출기.
  4. 제 2 항에 있어서, 상기 지연부는
    상기 제 1 플립플랍의 출력 신호를 일정시간 지연하여 상기 논리연산부로 출력하는 제 1 지연부; 및
    상기 제 2 플립플랍의 출력 신호를 일정시간 지연하여 상기 논리연산부로 출력하는 제 2 지연부를 구비하는 것을 특징으로 하는 위상 주파수 검출기.
  5. 제 4 항에 있어서, 상기 논리연산부는
    상기 제 1 지연부의 출력 신호와 상기 제 1 플립플랍의 출력 신호를 논리합하는 제 1 논리소자;
    상기 제 2 지연부의 출력 신호와 상기 제 2 플립플랍의 출력 신호를 논리합하는 제 2 논리소자;
    상기 제 1 플립플랍의 출력 신호와 상기 제 2 플립플랍의 출력 신호를 배타적 논리합하는 제 3 논리소자;
    상기 제 1 논리소자의 출력 신호와 상기 제 3 논리소자의 출력 신호를 논리곱하여 상기 업 펄스 신호를 출력하는 제 4 논리소자; 및
    상기 제 2 논리소자의 출력 신호와 상기 제 3 논리소자의 출력 신호를 논리곱하여 상기 다운 펄스 신호를 출력하는 제 5 논리소자를 구비하는 것을 특징으로 하는 위상 주파수 검출기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113498506A (zh) * 2020-01-19 2021-10-12 京东方科技集团股份有限公司 随机数生成电路、随机数生成方法和电子设备
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