KR100513322B1 - 어레이 타입 칩 부품의 외부전극 형성방법 - Google Patents

Abstract

본 발명은 다수개의 칩 기능 소자가 하나의 부품으로 형성된 어레이 타입 칩 부품에서 외부전극을 전용 지그를 사용하여 스퍼터링 방법에 의해 형성하도록 하는 방법에 관한 것이다.

본 발명은 다수개의 칩 기능 소자들이 하나의 부품에 형성된 어레이(array) 타입 칩 부품의 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체의 내부전극 노출면에 스퍼터법을 사용하여 서로 소정간격 이격되어 위치하도록 금속층을 형성하는 단계; 및 상기 금속층 상에 기판 접합층을 도금하는 단계;를 포함하는 어레이 타입 칩 부품의 외부전극 형성방법를 제공한다.

Description

어레이 타입 칩 부품의 외부전극 형성방법 {manufacture for an outer terminal of array type chip package}

본 발명은 어레이 타입 칩 부품의 외부전극 형성방법에 관한 것으로, 보다 상세하게는 다수개의 칩 기능 소자가 하나의 부품으로 형성된 어레이 타입 칩 부품에서 외부전극을 전용 지그를 사용하여 스퍼터링 방법에 의해 형성하도록 하는 방법에 관한 것이다.

일반적으로 표면 실장형 칩부품은 칩의 양 끝단에 양쪽 외부전극이 형성되어 있게 되고, 칩부품의 외부전극과 PCB 기판을 땜납(Solder Cream)을 이용하여 납땜한다. 칩부품의 외부전극은 주로 도전체 단자전극물질을 도포하여 형성한다.

외부전극으로 은(Ag)을 사용하는 경우가 도 1에 도시되어 있다. 도 1에서, 내부전극(11)이 형성된 적층체(12)를 제조한 후, 은 페이스트(Paste)를 이용하여 은 외부전극(13)을 형성한다. 이때 외부전극이 형성된 칩부품을 기판에 납땜하기 위해서 식은 현상을 방지하기 위해 순수한 은으로만 외부전극을 형성한 경우 반드시 니켈(Ni)층(14)을 도금한 후 니켈층 위에 주석(Sn)이나 주석/납(Sn/Pb)층(15)을 도금하여야 한다.

이는 땜납 성분이 Sn/Pb이므로 외부전극에 Sn이나 Sn/Pb층을 도금하여야 땜납 성분과 서로 융착되어 납땜성이 향상되며, Sn이나 Sn/Pb층과 Ag층 사이에 Ni층을 도금하지 않으면 납땜시에 외부전극 물질인 Ag가 같이 용융되어 PCB 기판쪽으로 이동하여 단자전극이 없어지는 식은 현상이 발생하기 때문이다. 또한 Ni층은 바깥쪽의 Sn이나 Sn/Pb층이 땜납과 같이 용융되어 칩부품이 PCB 기판과 완벽한 납땜을 이룰 때 안쪽의 Ag 금속이 같이 용융되어 녹아나가는 것을 방지하는 역할을 한다.

최근 전자부품들은 단품이 아닌 2개, 4개, 6개, 8개 등을 하나의 단품으로 패키지화하여 형성하는 것이 추세이며 이를 어레이(Array) 타입이라 한다. 이는 PCB 기판에서 칩 부품의 실장면적을 줄이고, 전기적인 특성값을 다르게 취할 수 있는 장점이 있기 때문에 선호되고 있다. 특히, 적층형 세라믹 콘덴서(Multi Layer Ceramic Condenser, MLCC)에서도 이와 같은 어레이 타입의 칩이 많이 제조되고 있다. 그러나, 이와 같은 어레이 타입의 칩에 종래와 같은 외부전극 형성방법을 사용하게 되면 다음과 같은 문제가 발생하게 된다.

도 2(a) 및 (b)는 어레이 타입 칩 부품에 종래의 외부전극 형성방법을 사용한 경우 문제점을 도시한 도면이다. 도 2(a)에서 외부전극(13) 형성시, Ni층 및 Sn 또는 Sn/Pb층을 칩부품의 외부전극에 도금시 일반적으로 세라믹 소체로 이루어진 칩부품 본체 부분의 낮은 저항으로 인해 외부전극뿐만 아니라 세라믹 소체도 부분적으로 도금이 되는 문제점이 있게 된다.(A) 도금 번짐 현상은 특히 Ni층(14)의 도금시에 심하게 발생하며, 상대적으로 Sn층이나 Sn/Pb층의 도금시에는 도금 번짐 현상이 경미하나 Ni층의 도금시에 이미 번져버린 Ni 도금 번짐층 위에 Sn이나 Sn/Pb층이 쉽게 도금된다. 칩부품의 경우 도금층 형성시 외부전극뿐만 아니라 외부전극 사이의 세라믹 소체의 표면에 도금층이 형성되면 전기적 불량품이 발생하게 된다.

또한 외부전극이 디핑(dipping)방식으로 도포되기 때문에 적층체의 내부전극 사이의 갭으로 침투하는 현상(B)이 발생하며, 내부에 기공이 형성(C)되는 불량이 발생하기도 한다. 더구나, 외부전극 페이스트에 포함되는 과용량의 유리소결재료(glass frit)가 외부전극 표면 상부로 용출되는 현상(D)이 발생하기도 한다. 특히, 다수개의 외부전극이 일정간격 이격되어 형성되어야 하는 어레이 타입에 있어서, 외부전극 사이의 이격 공간을 확보하는데 큰 어려움이 있게 된다.

도 2(b)에서, 외부전극 형성부분(13,14)에 주석(Sn)이나 주석/납(Sn/Pb)층(15)을 도금하는 경우, 외부전극 형성부분에 기포가 형성(E)되어 이들이 세라믹 적층체의 내부전극 갭 상에 압력을 가하게 되며, 이로 인해 크랙이 발생하는 현상이 발생하기도 하며, 또한 외부의 가스(예를 들어 H2)가 침투(F)하기도 한다.

따라서, 상기와 같은 문제점을 해결하기 위한 새로운 외부전극 형성방법이 당 기술분야에서 연구되고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 어레이 타입 칩 부품의 외부전극층을 스퍼터 방식을 사용하여 형성하도록 하여, 전극부가 세라믹 패키지와 부착력이 강화되도록 하며, 종래의 페이스트를 통한 외부전극 형성시 발생하는 계면침투, 내부전극 침투, 기공형성 등의 문제를 제거하도록 하는 것을 목적으로 한다.

또한, 본 발명은 어레이 타입 칩 부품의 외부전극 형성시 전용의 지그를 사용하도록 하여 외부전극이 균일하게 형성되고, 내열 특성 및 플레이팅 시의 번짐 불량율을 제거하도록 하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위한 구성수단으로서, 본 발명은 다수개의 칩 기능 소자들이 하나의 부품에 형성된 어레이(array) 타입 칩 부품의 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체의 내부전극 노출면에 스퍼터법을 사용하여 서로 소정간격 이격되어 위치하도록 금속층을 형성하는 단계; 및 상기 금속층 상에 기판 접합층을 도금하는 단계;를 포함하는 어레이 타입 칩 부품의 외부전극 형성방법를 제공한다.

바람직하게는, 상기 금속층은 Ti, Cr, Ni-Cr 합금 중 어느 하나와 Cu의 이중막 구조로 형성되는 것을 특징으로 한다. 더욱 바람직하게는, 상기 기판 접합층은 상기 금속층 상에 니켈(Ni)층을 도금한 후 니켈층 위에 주석(Sn) 또는 주석/납(Sn/Pb)층을 도금하는 것에 의해 형성될 수 있다.

또한 바람직하게는, 상기 금속층을 형성하는 단계에서 상기 세라믹 적층체는, 세라믹 적층체가 삽입될 수 있는 삽입홈이 일정간격으로 다수개 형성된 지지판 및 상기 지지판의 상부 및 하부에 밀착되도록 결합되고 상기 삽입홈에 삽입되는 세라믹 적층체의 내부전극 노출면이 드러나도록 슬릿이 형성되는 상부 및 하부 덮개판을 포함하는 지그에 의해 지지된 상태로 스퍼터링된다. 이때, 상기 지지판과 상부 및 하부 덮개판에는 각각의 모서리부분에 인접하여 자석이 장착되고, 상기 자석의 자력에 의하여 상기 지지판과 상부 및 하부 덮개판이 서로 밀착된다.

또한 본 발명은 다수개의 칩 기능 소자들이 하나의 부품에 형성된 어레이(array) 타입 칩 부품의 세라믹 적층체가 삽입될 수 있는 삽입홈이 일정간격으로 다수개 형성된 지지판 및 상기 지지판의 상부 및 하부에 밀착되도록 결합되고 상기 삽입홈에 삽입되는 세라믹 적층체의 내부전극 노출면이 드러나도록 슬릿이 형성되는 상부 및 하부 덮개판을 포함하고, 상기 슬릿을 통해 드러난 세라믹 적층체의 내부전극 노출면에 스퍼터법을 사용하여 서로 소정간격 이격되어 위치하는 금속층을 형성하도록 하는 지그를 제공한다.

상기 지그는 바람직하게는, 상기 지지판과 상부 및 하부 덮개판에는 각각의 모서리부분에 인접하여 자석이 장착되고, 상기 자석의 자력에 의하여 상기 지지판과 상부 및 하부 덮개판이 서로 밀착되는 것을 특징으로 하며, 또한 상기 지지판과 상부 및 하부 덮개판은 실질적으로 동일한 크기로 형성되는 것이 더욱 바람직하게 된다.

또한 바람직하게는, 상기 상부 및 하부 덮개판에 형성되는 슬릿은 상기 지지판의 삽입홈 1개의 상부에 어레이 타입 칩 부품에 형성될 외부전극의 개수만큼 배열되는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예에 대하여 첨부된 도면에 따라서 보다 상세히 설명한다. 도 3(a) 내지 (c)는 본 발명에 의한 어레이 타입 칩 부품의 외부전극 형성방법을 단계별로 도시한 도면이다.

먼저, 도 3(a)에서와 같이 어레이 타입 칩 부품의 세라믹 적층체(30)를 마련한다. 어레이 타입 칩 부품은 다수개의 칩 기능 소자들이 하나의 부품에 형성된 것으로, 도 3(a)에서는 4개의 칩 소자들이 하나의 부품에 배열된 것을 도시하고 있다. 여기서 각 소자들에는 내부단자(31)들이 형성되고, 이러한 내부단자들과 전기적으로 연결되어 외부와 신호를 교환하도록 하는 외부단자가 각각 형성되어야 한다.

상기 내부단자(31)들은 세라믹 적층체(30)의 측면에 노출되며, 서로 일정간격 이격되어 있다. 따라서, 내부단자 형성부분에 형성되는 외부단자 역시 서로 일정간격 이격되어 형성되어야 한다. 최근 칩 부품은 점차 소형화되는 추세이므로, 소형화된 칩 부품에 이와 같이 서로 이격되도록 외부단자를 정밀하게 형성하는 것은 종래의 방식으로는 불가능하게 되는 문제가 있으며, 따라서 본 발명에서는 스퍼터링 방식을 사용하여 외부단자를 형성하게 된다.

도 3(b)는 상기 세라믹 적층체(30)의 내부전극 노출면에 스퍼터법을 사용하여 서로 소정간격 이격되어 위치하도록 금속층(32)을 형성하는 단계를 도시한 것이다.

먼저, 스퍼터법에 대하여 살펴본다. 가속된 이온을 고체(타깃)에 조사하면 이온은 고체 내로 돌입하여 고체를 구성하는 원자나 분자와 충돌하면서 에너지를 서서히 잃어서 정지한다. 그 결과 고체를 구성하는 원자 또는 분자가 서로 충돌을 반복하여 결국 표면에 있는 원자 또는 분자가 외부 공간으로 방출되어진다. 이것이 스퍼터 증발이다. 스퍼터가 일어나는 비율은 조사하는 이온의 종유에 의해 다르다. 1개의 이온이 입사하여 몇 개의 표면 원자를 두들겨 튀어나오는 비율을 스퍼터율이라고 한다. 이 스퍼터율은 He, Ne, Ar등 불활성가스가 큰 것으로 알려져있다. 따라서 이들 불활성가스 중에는 가장 사용하기 쉬운 Ar이 자주 사용된다.

스퍼터법은 이와 같은 스퍼터 현상을 이용한 것이다. 이 방법을 이용하면 보통의 진공증착법으로는 형성 불가능한 W, Mo등 고융점 금속막의 형성도 가능하다. 진공용기 내부에 평행평판 구조의 전극을 넣고 이것에 직류 또는 고주파 전계(통상적으로 13.56MHz가 이용됨)를 가한다.

한편, 가스 인입구로부터 Ar가스를 도입하면 이 가스 내에 글로우 방전이 발생하여 Ar이온이 발생한다. 이때 가스 압력은 대개 10-3~10-1[Torr]정도를 유지한다. 음극에 형성하고 싶은 막의 원료 물질(타깃)을 설치하면, Ar이온이 음극의 부(負) 전압에 이끌려 가속되어 타깃을 충격하여 이것이 스퍼터 증발시킨다. 또, 기판은 양극(陽) 위의 지지대에 설치하면 스터퍼 증발한 원료 물질인 원자 또는 분자가 기판 위에 도달하여 막이 형성된다. 입사하는 이온의 에너지는 대개 수 kV~10kV 정도이고 스퍼터된 원료의 중성 입자의 평균에너지가 수십 eV로 크므로 기판, 아래쪽 막과의 밀착성이 뛰어나다.

도 3(b)에서와 같이, 세라믹 적층체(30)의 내부전극 노출면에 상기와 같은 스퍼터법을 사용하여 금속층(32)을 형성하게 되는데, 금속층(32)은 Ti, Cr, Ni-Cr 합금 중 어느 하나로 형성되거나, 또는 상기 재질과 Cu의 이중막 구조로 형성할 수도 있다. 된다. 즉, 먼저 내부전극 노출면에 Ti, Cr, Ni-Cr 합금 중 하나를 스퍼터법에 의하여 층으로 형성하고, 다시 Cu 재질의 금속층을 동일한 스퍼터법에 의하여 형성하는 방식의 이중막 구조로 형성하는 것이 가능하다.

상기 금속층(32)의 두께는 수~수십 Å으로 하며, 이와 같이 스퍼터 방식을 사용하여 금속층을 형성하게 되면, 외부의 전극 형성 치수 정밀도를 크게 높일 수 있으며, 종래 발생하였던 불량 요인들을 제거할 수 있게 된다.

이와 같이 세라믹 적층체(30)에 금속층(32)을 형성한 후, 기판 접합층(33)을 상기 금속층(32) 위에 도금한다. (도 3(c)) 기판 접합층(33)은 외부전극인 금속층(32)이 납땜시에 용융되어 없어지는 현상이 발생하는 것을 막기 위한 것이며, 또한 땜납과 같이 용융되어 기판과 완전한 납땜을 형성하도록 하기 위한 것이다. 따라서, 상기 기판 접합층(33)은 상기 금속층(32) 상에 니켈(Ni) 층을 도금한 후, 니켈 층 위에 주석(Sn) 또는 주석/납(Sn/Pb)층을 도금하는 것에 의해 형성된다.

도금시, 이미 형성된 금속층(32)이 서로 일정간격 이격되어 치수정밀도를 유지한 채로 형성되어 있으므로, 도금되는 기판 접합층 역시 치수정밀도를 유지한 채로 상기 금속층 상에 도금되게 된다. 따라서, 종래와 같이 다수개의 외부단자가 형성되는 어레이 타입 칩 부품에서의 외부전극 형성시의 번짐현상이 없어지고, 이에 의해 제품의 불량율이 줄어들게 되며, 외부전극이 정밀하게 형성되므로 외관이 미려하게 되는 장점도 제공하게 된다.

도 4(a) 및 (b)는 본 발명에 의한 외부전극 형성방법에 사용되는 지그를 도시한 것으로, (a)는 지지판, (b)는 상부 및 하부 덮개판이다. 본 발명에 의한 지그는 세라믹 적층체(30)가 삽입될 수 있는 지지판(40, 도 4(a))과 지지판에 밀착되어 금속층이 형성될 부분이 드러나도록 하는 상부 및 하부 덮개판(45,46, 도 4(b))을 포함하게 된다. 본 발명에 의한 지그는 세라믹 적층체(30)에 금속층을 형성하는 단계에서 사용된다.

지지판(40)에는 세라믹 적층체(30)가 다수개 배열되는 긴 삽입홈(41)들이 여러 개 형성되어 있다. 지지판(40)은 세라믹 적층체(30)의 두께와 거의 같은 두께로 형성될 수 있고, 그 모서리부분에는 상부 및 하부에 위치할 상부 및 하부 덮개판(45,46)과의 부착력을 증가시키기 위해 자석(42)을 장착할 수 있다. 상기 지지판 및 덮개판들은 철판으로 형성되기 때문에 자석에 의해 서로 견고하게 부착될 수 있다.

또한, 상기 삽입홈(41)들은 서로 일정간격 이격되어 배열되며, 상부 및 하부 덮개판(45,46)에는 상기 삽입홈(41)에 대응하는 위치에 슬릿(48)이 형성된다. 슬릿(48)은 지지판(40)에 지지되는 세라믹 적층체(30)의 내부전극 노출면이 드러나도록 하는 것으로, 상기 지지판의 삽입홈 1개 당 여러 개의 슬릿이 배열된다. 즉, 세라믹 적층체(30)에 형성될 금속층(32)의 개수와 동일한 개수의 슬릿(48)이 지지판의 1개의 삽입홈(41) 마다 형성된다.

상기 지지판(40)과 상부 및 하부 덮개판(45,46)들에는 관통홀(43,47)이 형성되어 있어서 관통홀을 통하여 지지부재(도시하지 않음)를 삽입하여 서로 결착되도록 구성할 수 있다.

상기 삽입홈(41)에는 여러 개의 세라믹 적층체가 삽입되어 배열된다. 이와 관련하여 도 5(a) 및 (b)는 도 4의 지그를 사용하여 칩 부품에 외부전극이 되는 금속층을 형성하는 공정을 도시하고 있다.

도 5(a)에서와 같이, 지지판(40)의 삽입홈(41)에 세라믹 적층체(30)를 도시한 바와 같이 배열한다. 하나의 삽입홈(41)에 여러 개의 세라믹 적층체(30)가 배열될 수 있게 된다.

다음, 도 5(b)에서와 같이, 상부 및 하부 덮개판을 지지판(40)의 상부 및 하부에 밀착시킨다. 도면에서는 상부 덮개판(45) 만이 도시되어 있으나, 하부 덮개판(46) 역시 이와 동일한 구성을 갖게 된다. 상부 덮개판(45)은 지지판(40)과 같은 크기로 형성되는 것이 바람직하며, 슬릿(48)이 세라믹 적층체(30)의 내부전극 노출면에 위치하도록 배열된다. 슬릿(48)은 서로 일정간격 이격되어 있으며, 슬릿을 통해 노출된 세라믹 적층체의 측면에는 금속층이 형성된다. 이와 같이 지그에 세라믹 적층체를 결합시킨 후, 이를 스퍼터링 장비에 장착하고 스퍼터링하게 된다.

본 발명에서는 이와 같이 스퍼터링이 용이하도록 하는 전용의 지그를 사용하게 됨으로써, 스퍼터링 시의 외부전극 형성부분을 정밀하게 배열할 수 있고, 용이한 스퍼터링이 가능하게 되며, 외관이 미려하게 되는 등의 여러 장점을 얻을 수 있게 된다.

이상과 같이 본 발명에 의하면 어레이 타입 칩 부품의 외부전극층을 스퍼터 방식을 사용하여 형성하도록 하여, 전극부가 세라믹 패키지와 부착력이 강화되도록 하며, 종래의 페이스트를 통한 외부전극 형성시 발생하는 계면침투, 내부전극 침투, 기공형성 등의 문제를 제거할 수 있다.

또한, 본 발명은 어레이 타입 칩 부품의 외부전극 형성시 전용의 지그를 사용하도록 하여 스퍼터링을 용이하게 수행할 수 있으며, 외부전극이 균일하게 형성되고, 내열 특성 및 플레이팅 시의 번짐 불량율을 제거할 수 있는 효과를 제공한다.

본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.

도 1은 종래의 칩 부품의 외부전극의 단면을 도시한 도면이다.

도 2(a) 및 (b)는 어레이 타입 칩 부품에 종래의 외부전극 형성방법을 사용한 경우 문제점을 도시한 도면이다.

도 3(a) 내지 (c)는 본 발명에 의한 어레이 타입 칩 부품의 외부전극 형성방법을 단계별로 도시한 도면이다.

도 4(a) 및 (b)는 본 발명에 의한 외부전극 형성방법에 사용되는 지그를 도시한 것으로, (a)는 지지판, (b)는 상부 및 하부 덮개판이다.

도 5(a) 및 (b)는 도 4의 지그를 사용하여 칩 부품에 외부전극이 되는 금속층을 형성하는 공정을 도시한 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

30: 세라믹 적층체 31: 내부전극

32: 금속층 33: 기판 접합층

40: 지지판 45,46: 상부 및 하부 덮개판

41: 삽입홈 42: 자석

43,47: 관통홀 48: 슬릿

Claims (10)

1. 다수개의 칩 기능 소자들이 하나의 부품에 형성된 어레이(array) 타입 칩 부품의 세라믹 적층체를 형성하는 단계;

   상기 세라믹 적층체의 내부전극 노출면에 스퍼터법을 사용하여 서로 소정간격 이격되어 위치하도록 금속층을 형성하는 단계; 및

   상기 금속층 상에 기판 접합층을 도금하는 단계;를 포함하는 어레이 타입 칩 부품의 외부전극 형성방법.
2. 제 1항에 있어서, 상기 금속층은 Ti, Cr, Ni-Cr 합금 중 어느 하나에 의해 형성되는 것을 특징으로 하는 어레이 타입 칩 부품의 외부전극 형성방법.
3. 제 1항에 있어서, 상기 금속층은 Ti, Cr, Ni-Cr 합금 중 어느 하나와 Cu의 이중막 구조로 형성되는 것을 특징으로 하는 어레이 타입 칩 부품의 외부전극 형성방법.
4. 제 2항 또는 제 3항에 있어서, 상기 기판 접합층은 상기 금속층 상에 니켈(Ni)층을 도금한 후 니켈층 위에 주석(Sn) 또는 주석/납(Sn/Pb)층을 도금하는 것에 의해 형성되는 것을 특징으로 하는 어레이 타입 칩 부품의 외부전극 형성방법.
5. 제 1항에 있어서, 상기 금속층을 형성하는 단계에서 상기 세라믹 적층체는,

   세라믹 적층체가 삽입될 수 있는 삽입홈이 일정간격으로 다수개 형성된 지지판 및 상기 지지판의 상부 및 하부에 밀착되도록 결합되고 상기 삽입홈에 삽입되는 세라믹 적층체의 내부전극 노출면이 드러나도록 슬릿이 형성되는 상부 및 하부 덮개판을 포함하는 지그에 의해 지지된 상태로 스퍼터링되는 것을 특징으로 하는 어레이 타입 칩 부품의 외부전극 형성방법.
6. 제 5항에 있어서, 상기 지지판과 상부 및 하부 덮개판에는 각각의 모서리부분에 인접하여 자석이 장착되고, 상기 자석의 자력에 의하여 상기 지지판과 상부 및 하부 덮개판이 서로 밀착되는 것을 특징으로 하는 어레이 타입 칩 부품의 외부전극 형성방법.
7. 다수개의 칩 기능 소자들이 하나의 부품에 형성된 어레이(array) 타입 칩 부품의 세라믹 적층체가 삽입될 수 있는 삽입홈이 일정간격으로 다수개 형성된 지지판 및 상기 지지판의 상부 및 하부에 밀착되도록 결합되고 상기 삽입홈에 삽입되는 세라믹 적층체의 내부전극 노출면이 드러나도록 슬릿이 형성되는 상부 및 하부 덮개판을 포함하고,

   상기 슬릿을 통해 드러난 세라믹 적층체의 내부전극 노출면에 스퍼터법을 사용하여 서로 소정간격 이격되어 위치하는 금속층을 형성하도록 하는 지그.
8. 제 7항에 있어서, 상기 지지판과 상부 및 하부 덮개판에는 각각의 모서리부분에 인접하여 자석이 장착되고, 상기 자석의 자력에 의하여 상기 지지판과 상부 및 하부 덮개판이 서로 밀착되는 것을 특징으로 하는 지그.
9. 제 7항에 있어서, 상기 상부 및 하부 덮개판에 형성되는 슬릿은 상기 지지판의 삽입홈 1개의 상부에 어레이 타입 칩 부품에 형성될 외부전극의 개수만큼 배열되는 것을 특징으로 하는 지그.
10. 제 8항에 있어서, 상기 지지판과 상부 및 하부 덮개판은 실질적으로 동일한 크기로 형성되는 것을 특징으로 하는 지그.