KR100510070B1 - 반도체 소자의 층간절연막 평탄화 방법 - Google Patents
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Abstract
본 발명은 다수의 폴리실리콘 배선위에 기존의 CVD(화학기상증착법) 방법을 이용하여 평탄화용 BPSG막을 형성한다. 즉, 기존의 증착온도인 400∼500℃ 보다는 높고 얕은 접합이 파괴되지 않는 온도 범위에서, BPSG막의 천이 온도 이상인 550∼700℃의 온도 범위에서 BPSG막을 형성한다. 표면반응이 우세하게 일어나도록 하여, BPSG막의 층덮힘성을 향상시키며, 증착초기 단계에서 좁은 패턴사이에 틈(seam) 형성되거나 내부 공공이 생성되는 것을 최대한 억제하여 증착한다. 이후 얕은 접합을 파괴하지 않도록 700∼800℃에서 열처리하여 BPSG막을 유동시킨다. 이때 열처리시 낮아진 BPSG막의 점성을 상승시키지 않고 매립 특성을 향상시키기 위하여 온도 강하의 단계에서 600∼700℃의 온도 범위에서 일정시간 유지함으로써, 적은 열공정에 의해 얕은 접합을 파괴하지 않고, BPSG막의 패턴 매립 특성을 향상시켜, CMP 공정의 적용시 저온 공정에 의해서도 고단차의 패턴사이를 내부공공 없이 완전히 메꿀 수 있어, CMP 공정을 용이하게 하는 방법을 특징으로 한다.
Description
본 발명은 반도체 소자의 층간절연막을 평탄화 하는 방법에 관한 것으로, 특히 CMP(chemical mechanical polishing) 공정을 용이하게 하는 반도체 소자의 층간절연막 평탄화 방법에 관한 것이다.
도 1a 및 도 1b에 도시된 종래의 평탄화 방법을 설명하면 다음과 같다.
먼저, 도1a는 소정의 2반도체 기판(1) 상에 다수의 패턴화된 도전층(2)을 형성하고, 전체 구조상부에 후속 공정시 수분 및 불순물이 도전층(2)으로 확산되는 것을 방지하기 위하여 보호 산화막(3)을 증착한다. 그리고, 상기 보호 산화막(3)을 상부에 기존의 BPSG막(4)을 증착한 상태를 나타낸 것으로, 패턴 사이가 넓은 영역은 층덮힘성이 부족하여 패턴 모서리 부분이 두껍게 증착된 상태(a)를 도시하였다. 또한, 패턴 사이가 좁은 영역에서는 내부 공공(void)이 형성된 상태(b)를 나타내었다.
도 1b는 상기 BPSG막(4) 증착 후, 기존의 열처리 방법에 의하여 저온 열처리를 수행한 후 형성된 소자의 단면도로서, 패턴 매립 및 평탄화 열처리 이후에도 좁은 패턴 사이에 내부 공공(b)이 사라지지 않고 그대로 잔존한 상태를 나타내고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라, 소자 표면의 요철은 더욱 심화되어 고단차의 좁은 간격의 패턴사이에서 내부 공공(void) 없이 절연막으로 채우는 평탄화 기술은 반도체 소자 제조에 있어 중요한 기술중 하나로 대두되고 있다. 일반적으로, 고단차의 좁은 패턴사이를 완전 매립하기 위하여, 고농도의 붕소(B) 및 인(P)을 첨가한 BPSG막을 사용하여 고온 열처리로 수행하여 평탄화하고 있다. 이와 같이, 기존의 BPSG 공정에 의한 높은 불순물 농도 첨가 및 고온 열처리 방법은, 높은 불순물에 기인한 수분흡수 등이 발생하여 막질의 안정성을 악화시키고 결정결함(BPO4)을 형성하는 문제점이 있었다.
또한, 고온의 열처리에 의해 얕은 접합(Shallow Junction)을 얻기가 어렵고, 차세대 메모리 제품에 필수적으로 사용될 금속 게이트의 콘택저항을 감소시키는 티타늄 실리사이드(TiSi2)의 경우, 이러한 고온의 열공정은 실리사이드 상변화를 일으켜 저항을 증가시키기 때문에 열처리 온도의 한계가 있다.
더욱이, 최근에 주목받기 시작한 HDP(high density plasma) CVD(고밀도 플라즈마 화학증착법) 방법에 의하여 좁은 패턴 사이를 저온에서 매립하고 CMP 공정으로 연마하여 매립 및 평탄화시키는 방법이 제시되고 있으나, 기존의 BPSG 고온 열처리 공정에 의한 패턴 매립 특성에는 미치지 못하며, 플라즈마에 의한 손상이 발생하여 패턴 모서리가 깍이는 문제점 등으로 인하여 패턴 매립의 적용에 한계점이 있으며, 향후 상당한 연구가 수행되어야 하는 문제점이 여전히 남아있다.
따라서, 문제점을 해결하기 위하여 안출된 본 발명은, 안전적인 BPSG막을 구현하여 평탄화 공정을 용이하게 이룰 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 CMP공정을 용이하게 이룰 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, BPSG막을 이용한 반도체 소자의 평탄화 방법에 있어서, 막의 분자 재배열이 일어나 점성이 감소되는 천이온도에서 BPSG막을 증착하는 단계; 상기 BPSG막을 고온에서 단시간 급속 열처리하는 단계; 및 상기 급속 열처리후 온도를 냉각시켜 저온 열처리하는 단계를 포함한다.
특히, CVD(화학기상증착법) 방법을 이용하여 기존의 증착온도인 400∼500℃ 보다는 높고, 얕은 접합이 파괴되지 않는 온도 범위에서, BPSG막의 천이 온도 이상인 550∼700℃의 온도 범위에서 BPSG막을 형성한다. 표면반응이 우세하게 일어나도록 하여, BPSG막의 층덮힘성을 향상시켜며, 증착초기 단계에서 좁은 패턴사이에 틈(seam) 형성되거나 내부 공공이 생성되는 것을 최대한 억제하여 증착한다. 이후 얕은 접합을 파괴하지 않도록 700∼800℃에서 열처리하여 BPSG막을 유동시킨다. 이때 열처리시 낮아진 BPSG막의 점성을 상승시키지 않고 매립 특성을 향상시키기 위하여 온도 강하의 단계에서 600∼750℃의 온도 범위에서 일정시간 유지함으로써, 적은 열공정에 의해 얕은 접합을 파괴하지 않고, BPSG막의 패턴 매립 특성을 향상 시켜, CMP 공정의 적용시 저온 공정에 의해서도 고단차의 패턴사이를 내부공공 없이 완전히 메꿀수 있어, CMP 공정을 용이하게 하는 방법을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2a는 본 발명에 의한 BPSG 층간 절연막의 평탄화 공정을 설명하기 위한 단면도로서, 온도 550∼800℃, 압력 1mtorr∼760torr, TEOS 및 O2 가스분위기의 CVD 장비에서, 반도체 기판(11)상에 다수의 패턴화된 도전층(12)을 형성하고, 전체구조 상부에 보호 산화막(31)을 형성한다. 연속하여, 고농도의 불순물을 함유하지 않은 일정 불순물 농도의 BPSG막(41)을 증착하는데, 얕은 접합은 파괴되지 않도록, 천이온도 영역인 550∼700℃ 영역에서 증착한다. 이때, BPSG막(41)(B=3∼7Wt％, P=2∼6Wt％) 의 증착시 표면반응이 우세하도록 하고, 패턴 표면상에서 분자 이동을 향상시켜 층덮힘성이 우수한 막을 형성한다. 도면부호 c는 패턴 사이가 넓은 영역은 패턴 모서리 부분과 패턴 상부가 동일한 두께로 증착된 상태를 나타내며, 도면부호 d는 패턴 사이가 좁은 영역에서는 내부 공공이 형성되지 않은 상태를 나타내고 있다.
도 2b는 상기 BPSG막(41)의 천이온도 증착후 본 발명에 의해 제안된 저온 열처리 공정에 의해 패턴 매립 및 평탄화가 이루어진 소자의 단면도로서, 좁은 패턴 사이는 내부 공공 없이 완전히 매립된 상태를 나타내었다. 이때 일반적인 노(furnace) 열처리뿐만 아니라, RTP(급속 열처리 방식)에 의한 열처리 방법도 750∼900℃에서 짧은 시간 열처리가 수행되고, 이후의 냉각 단계에서는 600∼750℃의 온도 구간에서 일정시간 유지시켜 매립 특성을 향상시킨다.
도 2c는 상기 천이온도 BPSG막(41)의 증착 및 저온 열처리에 의해 패턴 내부가 완전 매립된 상태에서 CMP공정을 통하여 소자의 전면 평탄화를 이룩하고, 상부에 보호 산화막(51)을 형성하여 소자의 완전 평탄화를 이륙한 상태를 나타내고 있다.
도 3a는 본 발명에 의해 제안된 BPSG막(41)의 천이 온도 증착시 층덮힘성 향상을 설명하기 위한 도면으로 BPSG막(41)의 온도 대 응력변화를 나타내었다. 그림에서 보는 바와 같이, 온도가 증가함에 따라, BPSG막 내부의 수분증발 및 치밀화로 막의 인장 응력이 증가한다. 온도가 더욱 증가하여 약 550∼700℃(본 실시예에서는 약 600℃)에 이르면 BPSG막의 분자 재배열에 의해 인장응력은 감소하기 시작한다. 이때 BPSG막의 분자 재배열은 막의 점성 감소에 의해 더욱 가속화되며, 특히 이 시점에서 BPSG막은 마치 액체처럼 거동하여 Si 기판에 가하는 응력은 감소하기 시작한다. 따라서, 이와 같이 응력이 감소하기 시작하는 온도 영역부터 막의 천이온도로 볼 수 있으며, BPSG막의 B, P 불순물 농도 증가에 따라 천이 온도는 감소한다. 이러한 온도 영역에서 BPSG막의 증착은 반응 원료의 가스상 반응에 의해 BPSG막의 중간상이나 BPSG 형태로 기판 패턴 표면에 부착되며, 기판 표면에서의 분자상태의 이동 및 재결합에 의해 완전한 BPSG막이 형성되며, 이렇게 부착된 상은 점성이 작으므로, 패턴 표면에서의 분자의 이동이 매우 용이하여 BPSG막의 층덮힘성은 향상되어 공공없이 안정한 막을 형성할 수 있다.
도3b는 본 발명에 의해 제안된 저온 열처리 공정을 나타내는 구체적인 BPSG막의 열처리 공정 조건을 나타낸 그래프이다. 그래프에 도시된 바와 같이, 평탄화 열처리가 요구되는 기판을 열처리 노(furnace)에 장입한다(제 1 단계). 이어서, 열처리 온도까지 급속하게 온도를 올린다(제 2 단계). 그리고, 온도 상승 단계에서의 열공정을 최소화하고, 얕은 접합을 파괴하지 않도록 700∼800℃의 낮은 온도에서 일정시간 열처리하여 BPSG막의 점성을 감소시키며, 동시에 점성 거동에 의해 패턴사이의 공공을 매립한다(제 3 단계),
열처리시 낮아진 BPSG막의 점성을 상승시키지 않고 매립 특성을 향상시키기 위하여 온도를 강하시켜(-50℃/min)(제 4 단계) 600∼750℃의 온도 범위에서 일정시간 유지함으로써(제 5 단계), 열공정에 의한 얕은 접합의 파괴없이, BPSG막의 패턴 매립특성을 향상시킨다.
상기 천이온도 증착 BPSG막(41)이 내부공공이 없는 안정한 막을 형성하도록, 또는 증착초기 단계에서 내부공공이 존재한다 하더라도, 600∼750℃의 낮은 온도에서 BPSG막의 점성이 낮아진 상태에서 일정시간 유지시킴으로써, BPSG막의 점성 유동으로 상기 내부 공공을 완전히 매립한다. 이때, 상기 제 3 및 제 4 단계의 열처리는 O2, N2 또는 H2+O2, O2 분위기에서 열처리하여 평탄화 시키며, 일반적인 노열처리 뿐만 아니라, RTP(급속 열처리 방식)에 의한 열처리 방법도 750∼900℃에서 짧은 시간(10∼180초) 열처리후 냉각 단계에서 600∼750℃의 온도 구간에서 일정시간 유지시켜, 매립 특징으로 향상시킨다. 계속하여 마지막으로 기판이 열충격 받는 것을 방지하기 위하여 일정온도까지 냉각시킨 후(제 6 단계) 기판을 빼내어 평탄화 공정(제 7 단계)을 완료한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명의 BPSG평탄화 방법은 천이온도 증착기술에 의해 층덮힘을 향상시킬 수 있다. 또한, 기존의 BPSG막의 열처리 온도인 850℃ 보다 낮은 온도에서도 내부 공공을 형성하지 않음으로써 소자의 신뢰도를 이룰 수 있으며 CMP 공정을 용이하게 수행할 수 있다. 특히, 저온 열공정에 의한 매립 및 평탄화 공정을 수행함으로써 얕은 접합의 파괴, 실리사이드의 상변화 등과 같은 고온 열공정의 문제점을 해결할 수 있어 소자의 안정적 제조를 이룰 수 있는 효과가 있다.
도1a 및 도1b는 종래의 평탄화 방법을 도시한 도면,
도2a 내지 도2c는 본 발명에 따른 평탄화 방법을 도시한 도면,
도3a는 본 발명에 따른 BPSG막의 온도에 대한 응력변화 그래프,
도3b는 본 발명에 따른 BPSG막의 열처리 공정 조건을 나타낸 그래프.
*도면의 주요부분에 대한 부호의 설명
1,11: 반도체 기판 2,12: 도전층
3,31: 보호 산화막 4,41: BPSG막
Claims (6)
- BPSG막을 이용한 반도체 소자의 평탄화 방법에 있어서,얕은 접합을 갖는 기판 상에 막의 분자 재배열이 일어나 점성이 감소되는 천이온도에서 BPSG막을 증착하는 단계;상기 BPSG막이 증착된 기판을 초기의 제1온도 갖는 열처리 노(furnace)에 로딩하는 단계;상기 얕은 접합이 파괴되지 않는 제2온도까지 상기 로의 온도를 상승시키는 단계;상기 제2온도에서 소정시간 제1열처리하는 단계;상기 로의 온도를 상기 제1온도보다는 높은 제3온도로 하강시키는 단계;상기 제3온도에서 소정시간 제2열처리하는 단계; 및상기 로의 온도를 상기 제3온도에서 하강시켜 상기 기판을 냉각시킨 후 언로딩하는 단계를 포함하는 반도체 소자의 평탄화 방법.
- 제 1 항에 있어서,상기 BPSG막을 증착하기 위한 온도는 550∼700℃ 인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 2 항에 있어서,상기 제1열처리를 위한 제2온도는 700∼800℃인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 3 항에 있어서,상기 제2열처리를 위한 제3온도는 600∼750℃인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 3 항에 있어서,상기 제2온도에서 제3온도로의 하강은 -50℃/min의 하강 속도로 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 1 항에 있어상기 BPSG막은 3∼7wt％의 보론, 2∼6wt％의 인을 함유하고 있는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
Priority Applications (1)
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|---|---|---|---|
| KR10-1998-0024667A KR100510070B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체 소자의 층간절연막 평탄화 방법 |
Applications Claiming Priority (1)
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| KR10-1998-0024667A KR100510070B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체 소자의 층간절연막 평탄화 방법 |
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-
1998
- 1998-06-29 KR KR10-1998-0024667A patent/KR100510070B1/ko not_active IP Right Cessation
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|---|---|
| KR20000003425A (ko) | 2000-01-15 |
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