KR100505405B1 - method for forming gate electrode in semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 56
- 229910021350 transition metal silicide Inorganic materials 0.000 claims abstract description 51
- 150000003624 transition metals Chemical group 0.000 claims abstract description 39
- 238000002425 crystallisation Methods 0.000 claims abstract description 19
- 230000008025 crystallization Effects 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052723 transition metal Inorganic materials 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000010438 heat treatment Methods 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 35
- 239000011148 porous material Substances 0.000 abstract description 15
- 229910021332 silicide Inorganic materials 0.000 abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000002019 doping agent Substances 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 description 25
- 229910021341 titanium silicide Inorganic materials 0.000 description 25
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L29/4941—
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- Engineering & Computer Science (AREA)
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- Chemical Kinetics & Catalysis (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 게이트 전극의 형성시, 게이트 전극내에 기공이 발생되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 도핑된 폴리 또는 비정질 실리콘막을 형성하는 단계와, 상기 도핑된 폴리 또는 비정질 실리콘막 상부에 불순물이 도핑되지 않은 비정질 실리콘막을 형성하는 단계와, 상기 불순물이 도핑되지 않은 비정질 실리콘막에 전이 금속 원자를 주입하는 단계와, 상기 전이 금속원자가 주입된 비정질 실리콘막 상부에 비정질 상태의 전이 금속 실리사이드막을 형성하는 단계와, 상기 전이 금속 실리사이드막을 결정화시키는 단계와, 상기 결정화된 전이 금속 실리사이드막 상부에 하드 마스크막을 형성하는 단계, 및 상기 기판상의 막들을 소정 부분 패터닝하여, 게이트 전극을 형성하는 단계를 포함하며, 상기 전이 금속막을 결정화시키는 단계시, 상기 전이 금속 원자가 주입된 비정질 실리콘막이 결정화 및 실리사이드화되는 것을 특징으로 한다.The present invention discloses a method of forming a gate electrode of a semiconductor device capable of preventing the generation of pores in the gate electrode when the gate electrode is formed. According to the present invention, there is provided a method of forming a gate oxide film on a semiconductor substrate, forming a doped poly or amorphous silicon film on the gate oxide film, and an amorphous dopant-free dopant on the doped poly or amorphous silicon film. Forming a silicon film, implanting a transition metal atom into the amorphous silicon film that is not doped with impurities, forming a transition metal silicide film in an amorphous state on the amorphous silicon film into which the transition metal atom is implanted; Crystallizing a transition metal silicide film, forming a hard mask film over the crystallized transition metal silicide film, and forming a gate electrode by partially patterning the films on the substrate, wherein the transition metal film is formed. In the crystallization step, the transition metal Atom-implanted amorphous silicon film is characterized in that the crystallization and silicide.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 구체적으로는 티타늄 실리사이드막을 구비하는 게이트 전극을 형성할때, 실리사이드막과 폴리실리콘막 사이에 기공이 발생되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a semiconductor device, and more particularly, to forming pores between a silicide film and a polysilicon film when forming a gate electrode including a titanium silicide film. A method of forming a gate electrode is provided.
근래 모스펫(MOSFET) 소자의 집적도가 급격히 증대됨에 따라, 이에 대응하여 게이트 전극의 요구 선폭 또한 급속히 감소되고 있다. 그 결과, 종래의 폴리실리콘 또는 텅스텐 실리사이드/폴리실리콘과 같은 전극 물질로는 고집적화된 게이트 전극의 전도성을 만족시키기 어렵다. 이에따라, 차세대 게이트 전극으로서 더욱 많은 대체 물질이 활발히 연구되고 있다. 그중, 대표적인 물질로서는 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 전이금속 실리사이드계가 게이트 전극 물질로 적용된다.In recent years, as the integration degree of a MOSFET device rapidly increases, corresponding line widths of gate electrodes are also rapidly reduced correspondingly. As a result, it is difficult to satisfy the conductivity of the highly integrated gate electrode with an electrode material such as conventional polysilicon or tungsten silicide / polysilicon. Accordingly, more alternative materials are being actively researched as next generation gate electrodes. Among them, transition metal silicides such as titanium silicide, cobalt silicide and nickel silicide are used as the gate electrode materials.
여기서, 티타늄 실리사이드막을 구비한 게이트 전극 형성방법에 대하여 첨부 도면에 의거하여 설명하도록 한다.Here, a method for forming a gate electrode having a titanium silicide film will be described with reference to the accompanying drawings.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 산화막(2)를 성장하고, 게이트 산화막(3) 상부에 불순물이 도핑된 폴리실리콘막(3)을 증착한다. 그런다음, 도핑된 폴리실리콘막(3) 상부에 물리적 증착 방식에 의하여, 티타늄 실리사이드막(4)을 형성한다. 이때, 티타늄 실리사이드막(4)은 비정질 상태로 형성된다. First, as shown in FIG. 1A, a gate oxide film 2 is grown on the semiconductor substrate 1, and a polysilicon film 3 doped with impurities is deposited on the gate oxide film 3. Then, a titanium silicide film 4 is formed on the doped polysilicon film 3 by physical vapor deposition. At this time, the titanium silicide film 4 is formed in an amorphous state.
그 다음, 도 1b에 도시된 바와 같이, 결과물을 소정의 온도에서 수초동안 급속 열처리 공정을 진행하여, 비정질 상태의 티타늄 실리사이드막(4)을 낮은 비저항을 갖는 결정질 상태(C54상)의 티타늄 실리사이드막(5)으로 상변화시킨다.Then, as shown in Figure 1b, the resultant is subjected to a rapid heat treatment process for a few seconds at a predetermined temperature, the titanium silicide film 4 in the amorphous state of the titanium silicide film in the crystalline state (C54 phase) having a low specific resistance Phase change to (5).
그후, 도 1c에서와 같이, 티타늄 실리사이드막(5) 상부에 하드 마스크막(6)을 증착한다음, 하드 마스크막(6), 결정화된 티타늄 실리사이드막(5), 폴리실리콘막(3) 및 게이트 산화막(2)을 패터닝하여, 게이트 전극을 형성한다. 그러고 난다음, 게이트 전극의 식각으로 발생되는 기판(1)의 손상을 방지하면서, 이후 소오스 드레인용 이온 주입 공정시 기판의 데미지를 최소화하기 위하여, 결과물 표면을 재산화하여, 재산화막(7)을 형성한다. Thereafter, as shown in FIG. 1C, the hard mask film 6 is deposited on the titanium silicide film 5, the hard mask film 6, the crystallized titanium silicide film 5, the polysilicon film 3, and the like. The gate oxide film 2 is patterned to form a gate electrode. Then, in order to prevent damage to the substrate 1 caused by the etching of the gate electrode, and to minimize the damage of the substrate during the source drain ion implantation process, the resultant surface is recrystallized, and the reoxidized film 7 is formed. Form.
그러나, 상기한 티타늄 실리사이드막을 구비한 게이트 전극의 형성방법은 다음과 같은 문제점을 갖는다. However, the method of forming the gate electrode with the titanium silicide film has the following problems.
비정질 상태로 형성된 티타늄 실리사이드막(4)은 비교적 성긴(coarse)구조를 갖는다. 이에따라, 티타늄 실리사이드막(4)을 급속 열처리하여 결정질 티타늄 실리사이드막(5)으로 결정화시키게 되면, 결정화 과정에서 구성 원소인 티타늄과 실리콘들은 상대적으로 원자 밀도가 큰 결정상이 되기 위하여 급속한 물질 이동(열확산)이 진행되어, 필름 전체가 수축된다. 이때, 티타늄 실리사이드막(4) 하부에 있는 폴리실리콘막(3)은 이미 결정화되어 있으므로, 상태의 변화가 없다. 이에따라, 티타늄 실리사이드는 열공정으로 부피가 수축되는 반면, 폴리실리콘막은 그대로 있으므로, 티타늄 실리사이드막에 발생된 응력이 완화되지 못하고, 게이트 전극 내부, 특히, 폴리실리콘막과 티타늄 실리사이드막의 계면에 집중되어져, 기공이 발생된다. The titanium silicide film 4 formed in the amorphous state has a relatively coarse structure. Accordingly, when the titanium silicide film 4 is rapidly heat-crystallized to crystallize into the crystalline titanium silicide film 5, during the crystallization process, titanium and silicon, which are the constituent elements, move rapidly in order to form a relatively large atomic density (thermal diffusion). This progresses and the whole film shrinks. At this time, since the polysilicon film 3 under the titanium silicide film 4 is already crystallized, there is no change of state. Accordingly, while the volume of the titanium silicide shrinks due to the thermal process, while the polysilicon film is intact, the stress generated in the titanium silicide film is not alleviated and is concentrated inside the gate electrode, particularly at the interface between the polysilicon film and the titanium silicide film. Pore is generated.
여기서, 도 2는 티타늄 실리사이드막내에 발생된 기공을 보여주는 SEM 사진이다. 이때, 상기 사진은 티타늄 실리사이드막을 결정화시킨다음, 소정 두께만큼 건식 식각을 이용하여 제거한 후 촬영한 것으로, 결정화 후 티타늄 실리사이드막내에 다수의 기공이 발생됨을 알 수 있다. 2 is a SEM photograph showing pores generated in the titanium silicide film. In this case, the photo is taken after the crystallization of the titanium silicide film, and then removed by dry etching to a predetermined thickness, it can be seen that a number of pores in the titanium silicide film after crystallization.
또한, 도 3a 및 3b는 게이트 전극을 형성한 후의 단면을 보여주는 TEM 사진 및 SEM 사진으로, 두 사진에 의하면, 폴리실리콘막(3)과 티타늄 실리사이드막(5)의 계면에 기공(10)이 발생되어, 이 기공(10)에 의하여, 게이트 전극의 측면이 일부 함몰된다. 이와같이, 기공이 발생되어, 게이트 전극의 측면이 함몰되면, 게이트 전극의 유효 선폭이 감소된다. 이로 인하여, 게이트 전극의 면저항이 증대된다. 3A and 3B are TEM and SEM photographs showing the cross section after the gate electrode is formed. According to the two photographs, pores 10 are generated at the interface between the polysilicon film 3 and the titanium silicide film 5. As a result, the side surface of the gate electrode is partially recessed by the pores 10. As such, when pores are generated and the side surface of the gate electrode is recessed, the effective line width of the gate electrode is reduced. As a result, the sheet resistance of the gate electrode is increased.
따라서, 본 발명의 목적은 게이트 전극의 형성시, 게이트 전극 내에 기공이 발생되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method for forming a gate electrode of a semiconductor device capable of preventing the generation of pores in the gate electrode when the gate electrode is formed.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 도핑된 폴리 또는 비정질 실리콘막을 형성하는 단계와, 상기 도핑된 폴리 또는 비정질 실리콘막 상부에 불순물이 도핑되지 않은 비정질 실리콘막을 형성하는 단계와, 상기 불순물이 도핑되지 않은 비정질 실리콘막에 전이 금속 원자를 주입하는 단계와, 상기 전이 금속원자가 주입된 비정질 실리콘막 상부에 비정질 상태의 전이 금속 실리사이드막을 형성하는 단계와, 상기 전이 금속 실리사이드막을 결정화시키는 단계와, 상기 결정화된 전이 금속 실리사이드막 상부에 하드 마스크막을 형성하는 단계, 및 상기 기판상의 막들을 소정 부분 패터닝하여, 게이트 전극을 형성하는 단계를 포함하며, 상기 전이 금속막을 결정화시키는 단계시, 상기 전이 금속 원자가 주입된 비정질 실리콘막이 결정화 및 실리사이드화되는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention comprises the steps of forming a gate oxide film on a semiconductor substrate, forming a doped poly or amorphous silicon film on the gate oxide film, and the doped poly or amorphous silicon Forming an amorphous silicon film that is not doped with impurities, implanting transition metal atoms into the amorphous silicon film that is not doped with impurities, and transitioning in an amorphous state on the amorphous silicon film into which the transition metal atoms are implanted Forming a metal silicide film, crystallizing the transition metal silicide film, forming a hard mask film over the crystallized transition metal silicide film, and patterning a predetermined portion of the films on the substrate to form a gate electrode Including the step of forming the transition metal film. When solidifying phase, it characterized in that the transition metal atom is implanted amorphous silicon film is crystallized and silicidation.
상기 결정화 단계는, 먼저, 비활성 분위기 및 650 내지 750℃에서 10 내지 30초 동안 1차 열처리를 진행하는 단계와, 800 내지 850℃에서 10 내지 30초 동안 2차 열처리를 진행한다. 또는, 750 내지 850℃의 온도에서 10 내지 30초 동안 결정화를 진행한다. 또한, 상기 전이 금속 원자와 상기 전이 금속 실리사이드막은 동일한 전이 금속을 포함한다.The crystallization step, first, the first heat treatment for 10 to 30 seconds at an inert atmosphere and 650 to 750 ℃, and the second heat treatment for 10 to 30 seconds at 800 to 850 ℃. Alternatively, the crystallization proceeds for 10 to 30 seconds at a temperature of 750 to 850 ℃. In addition, the transition metal atom and the transition metal silicide film include the same transition metal.
본 발명에 의하면, 도핑된 폴리실리콘막 또는 도핑된 비정질 실리콘막과, 비정질 상태의 전이 금속 실리사이드막 사이에, 전이금속이 이온 주입된 비정질 실리콘막을 형성한다. 이에따라, 전이 금속 실리사이드막의 결정화 공정시, 전이 금속이 이온 주입된 비정질 실리콘막이 결정화되면서 실리사이드화된다. 이에따라, 전이 금속 실리사이드막의 결정화 공정으로 발생되는 인장응력 및 비정질 실리콘막이 결정화 및 실리사이드화되면서 발생되는 인장 응력이 거의 비슷해져서, 게이트 전극내에 응력이 존재하지 않으므로, 기공이 발생되지 않는다. 이에따라, 게이트 전극의 면저항이 증가되는 것을 감소시킬 수 있고, 유효 선폭의 감소를 방지시킬 수 있다. According to the present invention, an amorphous silicon film in which a transition metal is ion-implanted is formed between a doped polysilicon film or a doped amorphous silicon film and a transition metal silicide film in an amorphous state. Accordingly, during the crystallization process of the transition metal silicide film, the amorphous silicon film implanted with the transition metal is crystallized while crystallizing. Accordingly, the tensile stress generated by the crystallization process of the transition metal silicide film and the tensile stress generated by the crystallization and silicidation of the amorphous silicon film are almost similar, so that there is no stress in the gate electrode, so that no pores are generated. Accordingly, the increase in the sheet resistance of the gate electrode can be reduced, and the reduction in the effective line width can be prevented.
또한, 도핑된 폴리 또는 비정질 실리콘층과 전이 금속 실리사이드막 사이에 도핑되지 않은 비정질 실리콘이 개재되므로써, 후속의 열공정시, 폴리 또는 비정질 실리콘층에 포함된 불순물이 전이 금속 실리사이드막으로 확산되는 것이 방지된다. In addition, undoped amorphous silicon is interposed between the doped poly or amorphous silicon layer and the transition metal silicide film, thereby preventing diffusion of impurities contained in the poly or amorphous silicon layer into the transition metal silicide film during subsequent thermal processes. .
따라서, 게이트 전극의 전기적 특성이 개선된다. Thus, the electrical characteristics of the gate electrode are improved.
아울러, 도핑된 폴리 또는 비정질 실리콘막과 결정화된 전이 금속실리사이드막 사이에 불연속성이 감소되어, 계면 에너지가 감소된다. 이에따라, 안정적인 모스펫을 구현할 수 있다. In addition, the discontinuity between the doped poly or amorphous silicon film and the crystallized transition metal silicide film is reduced, thereby reducing the interfacial energy. Accordingly, a stable MOSFET can be implemented.
(실시예)(Example)
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이고, 도 5a 내지 도 5c는 본 발명의 다른 실시예를 설명하기 위한 각 공정별 단면도이다.4A through 4D are cross-sectional views of respective processes for describing a method of forming a gate electrode of a semiconductor device according to the present invention, and FIGS. 5A through 5C are cross-sectional views of each process for explaining another embodiment of the present invention. to be.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(11) 상부에 게이트 산화막(12)을 형성한다. 그 다음, 게이트 산화막(12) 상부에 불순물이 도핑된 폴리실리콘막(13)을 형성한다. 이때, 도핑된 폴리실리콘막(13)은 LPCVD 방법에 의하여 인시튜(in-situ) 도핑으로, 800 내지 1500Å 두께로 형성된다. 그리고나서, 도핑된 폴리실리콘막(13) 상부에 LPCVD 방식에 의하여, 비정질 실리콘막(14)을 약 200 내지 500Å 두께로 형성한다. 그후, 비정질 실리콘막(13) 상부에 전이 금속원자(100)를 이온 주입한다. 이때, 전이 금속원자(10)의 도즈량은 1015 내지 1020 ions/㎠ 정도이고, 이온 주입된 도펀트의 농도의 투사 범위(Rp)가 비정질 실리콘층(14)의 내부가 되도록 한다.First, as shown in FIG. 4A, a gate oxide film 12 is formed on the semiconductor substrate 11. Next, a polysilicon film 13 doped with impurities is formed on the gate oxide film 12. At this time, the doped polysilicon layer 13 is formed in-situ doping by the LPCVD method, is formed to a thickness of 800 to 1500Åm. Then, an amorphous silicon film 14 is formed on the doped polysilicon film 13 by the LPCVD method to a thickness of about 200 to 500 Å. Thereafter, the transition metal atom 100 is ion-implanted on the amorphous silicon film 13. At this time, the dose of the transition metal atom 10 is 10 15 to 10 20 It is about ions / cm 2 and the projection range Rp of the concentration of the ion implanted dopant is made to be inside the amorphous silicon layer 14.
그 다음, 도 4b에 도시된 바와 같이, 전이 금속원자(100)가 이온 주입된 비정질 실리콘층(14) 상부에 물리적 증착 방식으로, 전이 금속 실리사이드막(15)을 약 500 내지 1000Å 두께로 형성한다. 이때, 전이 금속 실리사이드막(15)에 포함된 전이 금속과 상기 전이 금속 원자(100)는 동일함이 바람직하다. 본 실시예에서는 예를들어, 전이 금속원자로는 Ti, 전이 금속 실리사이드막으로는 티타늄 실리사이드막을 사용한다. 이때, 전이 금속 실리사이드막(15)은 증착시 비정질 상태이다. 또한, 상기 전이 금속원자로는 니켈, 코발트 등이 선택적으로 사용될 수 있다. Next, as illustrated in FIG. 4B, the transition metal silicide layer 15 is formed to have a thickness of about 500 to 1000 Å by physical vapor deposition on the amorphous silicon layer 14 in which the transition metal atom 100 is ion-implanted. . In this case, it is preferable that the transition metal included in the transition metal silicide layer 15 and the transition metal atom 100 are the same. In this embodiment, for example, Ti is used as the transition metal atom and titanium silicide is used as the transition metal silicide film. At this time, the transition metal silicide layer 15 is in an amorphous state during deposition. In addition, nickel, cobalt, or the like may be selectively used as the transition metal atom.
다음으로, 도 4c에서와 같이, 결과물을 소정 온도에서 열처리 하여, 비정질 상태의 전이 금속 실리사이드막(15)을 낮은 비저항을 갖는 결정질(C54상)상태의 실리사이드막(16)으로 변환시킨다. 이때, 열처리 공정은 먼저, 비활성 분위기 및 650 내지 750℃에서 10 내지 30초 동안 1차 열처리를 진행하여 60 내지 70μΩ·㎝의 높은 비저항을 갖는 C49상의 실리사이드막(도시되지 않음)을 형성한다음, 800 내지 850℃에서 10 내지 30초 동안 2차 열처리를 진행하여, 13 내지 25μΩ·㎝ 정도의 낮은 비저항을 갖는 C54상의 결정질 실리사이드막(16)을 형성한다. 또한, 약 750 내지 850℃의 온도에서 약 10 내지 30초 동안 급속 열처리하여, 전이 금속 실리사이드(15)막을 결정화시킬 수 있다. Next, as shown in FIG. 4C, the resultant is heat-treated at a predetermined temperature to convert the transition metal silicide film 15 in an amorphous state into a silicide film 16 in a crystalline (C54 phase) state having a low specific resistance. At this time, the heat treatment process, first, the first heat treatment for 10 to 30 seconds in an inert atmosphere and 650 to 750 ℃ to form a C49 phase silicide film (not shown) having a high specific resistance of 60 to 70 μΩ · cm, The secondary heat treatment is performed at 800 to 850 ° C. for 10 to 30 seconds to form a C54 crystalline silicide film 16 having a low resistivity of about 13 to 25 μΩ · cm. In addition, by rapid heat treatment at a temperature of about 750 to 850 ℃ for about 10 to 30 seconds, the transition metal silicide 15 film can be crystallized.
이때, 상기 전이 금속 실리사이드막(15)을 결정화시키는 단계와 동시에, 비정질 실리콘막(14)은 이온 주입된 전이 금속원자(100)과 반응하여 실리사이드화되면서 결정화된다. 이에따라, 명확히 구분되어 있던 전이 금속 실리사이드막(15)과 폴리실리콘막(13)의 계면에는 실리사이드화된 실리콘막(14a)이 형성된다. In this case, at the same time as the crystallization of the transition metal silicide film 15, the amorphous silicon film 14 is crystallized while reacting with the ion implanted transition metal atom 100 to be silicided. Accordingly, a silicided silicon film 14a is formed at the interface between the transition metal silicide film 15 and the polysilicon film 13 which are clearly distinguished.
이와같이, 전이 금속 실리사이드막(15)의 결정화 공정시, 비정질 실리콘막(14)과 이온 주입된 전이 금속원자(100)이 반응하게 되므로써, 명확히 구분된 폴리실리콘막(13) 계면과 전이 금속 실리사이드막(15) 계면사이에 결정 구조적 연속성이 부여된다. 즉, 폴리실리콘막(13)과 전이 금속 실리사이드막(15)의 계면 에너지가 감소되어, 계면에서의 기공의 핵성성 및 핵성장이 억제된다. 보다 자세히 설명하자면, 전이 금속 실리사이드막(15)이 결정화되는 공정과 동시에, 비정질 실리콘막(14)도 실리사이드화되면서 결정화되어, 두막의 인장 응력이 거의 유사해져, 결정화된 전이 금속 실리사이드막(16)과 도핑된 폴리실리콘막(13) 사이에 기공이 발생되지 않는다. 또한, 실리사이드화된 실리콘막(14a)과 그 하부의 폴리실리콘막(13)은 동일 물성이므로, 계면 에너지가 거의 같아서 기공이 발생되지 않는다. As described above, during the crystallization process of the transition metal silicide film 15, the amorphous silicon film 14 and the ion-implanted transition metal atom 100 react with each other so that the interface of the clearly defined polysilicon film 13 and the transition metal silicide film (15) Crystal structural continuity is provided between the interfaces. That is, the interfacial energy between the polysilicon film 13 and the transition metal silicide film 15 is reduced, so that nucleation of pores at the interface and nucleus growth are suppressed. In more detail, at the same time as the transition metal silicide film 15 is crystallized, the amorphous silicon film 14 is also crystallized while being silicided, and the tensile stress of the two films is almost similar to the crystallized transition metal silicide film 16. There is no pore between the doped polysilicon film 13. In addition, since the silicided silicon film 14a and the lower polysilicon film 13 have the same physical properties, the interfacial energy is almost the same, so that no pores are generated.
그리고 난 다음, 결정화된 전이 금속 실리사이드막(15) 상부에 하드 마스크막(17)을 약 900 내지 1200Å 두께로 형성한다.Then, a hard mask film 17 is formed on the crystallized transition metal silicide film 15 to a thickness of about 900 to 1200 Å.
그후, 도 4c에 도시된 바와 같이, 하드 마스크막(17), 결정화된 전이 금속 실리사이드막(16), 실리사이드화 된 실리콘막(14a), 폴리실리콘막(13) 및 게이트 산화막(12)을 패터닝하여, 게이트 전극을 형성한다. Then, as shown in FIG. 4C, the hard mask film 17, the crystallized transition metal silicide film 16, the silicided silicon film 14a, the polysilicon film 13, and the gate oxide film 12 are patterned. Thus, a gate electrode is formed.
그러고 난다음, 게이트 전극의 식각으로 발생되는 기판의 손상을 방지하면서, 이후 소오스 드레인용 이온 주입시, 기판(11)의 데미지를 최소화하기 위하여, 결과물 표면을 재산화하여, 재산화막(18)을 형성한다. Then, in order to prevent damage to the substrate caused by etching of the gate electrode, and subsequently to minimize the damage of the substrate 11 during ion implantation for the source drain, the resultant surface is recrystallized, and the reoxidized film 18 is removed. Form.
이하, 도 5a 내지 도 5c를 참조하여, 본 발명의 다른 실시예를 설명하도록 한다.Hereinafter, another embodiment of the present invention will be described with reference to FIGS. 5A to 5C.
도 5a를 참조하여, 기판(21) 상부에 게이트 산화막(22)을 형성한다. 그 다음, 게이트 산화막(22) 상부에 비정질 실리콘막(23)을 증착한다. 이때, 비정질 실리콘막(23)은 LPCVD 방식으로 형성되고, 증착 초기에는 불순물을 첨가하면서 증착되다가, 어느 정도로 증착되면 불순물의 첨가를 중단한 채 증착된다. 바람직하게는 불순물이 도핑된 비정질 실리콘막(23a)은 약 800 내지 1500Å 두께로 증착되고, 도불순물이 도핑되지 않은 비정질 실리콘막(23b)은 약 200 내지 500Å 두께로 증착된다. 그러면, 불순물이 주입된 비정질 실리콘막(23a)과 불순물이 주입되지 않은 비정질 실리콘막(23b)이 순차적으로 적층된다. 그후, 도펀트가 주입되지 않은 비정질 실리콘막(23b) 상부에 전이 금속원자(200)를 이온 주입한다. 이때, 전이 금속원자(10)의 도즈량은 1015 내지 1020 ions/㎠ 정도이고, 이온 주입된 도펀트의 농도의 투사 범위(Rp)가 불순물이 도핑되지 않은 비정질 실리콘층(23b)의 내부가 되도록 한다.Referring to FIG. 5A, a gate oxide film 22 is formed on the substrate 21. Next, an amorphous silicon film 23 is deposited on the gate oxide film 22. At this time, the amorphous silicon film 23 is formed by the LPCVD method, and is deposited while adding impurities at the beginning of deposition, and when deposited to a certain degree, is deposited while the addition of impurities is stopped. Preferably, the impurity doped amorphous silicon film 23a is deposited to a thickness of about 800 to 1500 mW, and the impurity doped amorphous silicon film 23b is deposited to about 200 to 500 mW. Then, the amorphous silicon film 23a into which impurities are injected and the amorphous silicon film 23b into which impurities are not injected are sequentially stacked. Thereafter, the transition metal atom 200 is ion-implanted on the amorphous silicon film 23b where the dopant is not implanted. At this time, the dose of the transition metal atom 10 is 10 15 to 10 20 It is about ions / cm 2, and the projection range Rp of the concentration of the ion implanted dopant is made to be inside the amorphous silicon layer 23b which is not doped with impurities.
그 다음, 도 5b에 도시된 바와 같이, 전이 금속원자(200)가 이온 주입된 비정질 실리콘층(23b) 상부에 물리적 증착 방식으로, 전이 금속 실리사이드막(24)을 약 500 내지 1000Å 두께로 형성한다. 이때, 전이 금속 실리사이드막(24)에 포함된 전이 금속과 상기 전이 금속원자(200)는 동일함이 바람직하다. 본 실시예에서도 역시 전이 금속원자로는 Ti, 전이 금속 실리사이드막으로는 티타늄 실리사이드막을 사용한다. 이때, 전이 금속 실리사이드막(24)은 증착시 비정질 상태이다.Next, as shown in FIG. 5B, the transition metal silicide layer 24 is formed to have a thickness of about 500 to 1000 Å by physical vapor deposition on the amorphous silicon layer 23b into which the transition metal atom 200 is ion-implanted. . In this case, it is preferable that the transition metal included in the transition metal silicide layer 24 and the transition metal atom 200 are the same. Also in this embodiment, Ti is used as the transition metal atom and titanium silicide is used as the transition metal silicide film. At this time, the transition metal silicide layer 24 is in an amorphous state during deposition.
다음으로, 도 5c에서와 같이, 결과물을 소정 온도에서 열처리 하여, 비정질 상태의 전이 금속 실리사이드막(24)을 낮은 비저항을 갖는 결정질(C54상) 상태의 실리사이드막(25)으로 변환시킨다. 이때, 열처리 공정은 상술한 제 1 실시예와 동일하게, 비활성 분위기 및 650 내지 750℃에서 10 내지 30초 동안 1차 열처리를 진행하여 60 내지 70μΩ·㎝의 높은 비저항을 갖는 C49 상태의 실리사이드막(도시되지 않음)을 형성한다음, 800 내지 850℃에서 10 내지 30초 동안 2차 열처리를 진행하여, 13 내지 25μΩ·㎝ 정도의 낮은 비저항을 갖는 C54 상태의 결정질 실리사이드막(25)을 형성한다. 또는 약 750 내지 850℃의 온도에서 약 10 내지 30초 동안 급속 열처리하여, 전이 금속 실리사이드(15)막을 결정화시킬 수 있다. Next, as shown in FIG. 5C, the resultant is heat-treated at a predetermined temperature to convert the transition metal silicide film 24 in the amorphous state into the silicide film 25 in the crystalline (C54 phase) state having a low specific resistance. At this time, the heat treatment process is the same as the first embodiment described above, the first heat treatment for 10 to 30 seconds in an inert atmosphere and 650 to 750 ℃ to have a C49 silicide film having a high specific resistance of 60 to 70μΩ · cm ( (Not shown), and then subjected to a second heat treatment at 800 to 850 ° C. for 10 to 30 seconds to form a C54 crystalline silicide film 25 having a low resistivity of about 13 to 25 μ 25 · cm. Alternatively, by rapid heat treatment at a temperature of about 750 to 850 ° C. for about 10 to 30 seconds, the transition metal silicide 15 film may be crystallized.
이때, 상기 전이 금속 실리사이드막(24)을 결정화시키는 단계와 동시에, 도펀트들이 주입된 비정질 실리콘막(23a)은 불순물을 포함하는 폴리실리콘막(230)이 되고, 전이 금속원자(200)이 주입된 비정질 실리콘막(23b)은 실리사이드화된 실리콘막(231)이 된다. In this case, at the same time as the crystallization of the transition metal silicide film 24, the amorphous silicon film 23a into which the dopants are implanted becomes a polysilicon film 230 including impurities, and the transition metal atom 200 is implanted. The amorphous silicon film 23b becomes the silicided silicon film 231.
이와같이 하여도, 전이 금속 실리사이드막(24)이 결정화되면서 발생되는 인장 응력과 비정질 실리콘막이 결정화 및 실리사이드화되는 인장 응력이 비슷해져서, 응력 차이로 인한 기공 발생이 억제된다. Even in this manner, the tensile stress generated when the transition metal silicide film 24 is crystallized and the tensile stress at which the amorphous silicon film is crystallized and silicided are similar, so that pore generation due to the stress difference is suppressed.
아울러, 도펀트들이 도핑되지 않은 비정질 실리콘막이 전이 금속 실리사이드막과 도핑된 폴리실리콘막 사이에 삽입됨으로써, 상기 비정질 실리콘막이 열공정시 폴리실리콘막으로 부터 외부 확산되는 불순물을 차단하는 역할을 하여, 이 불순물들이 전이 금속 실리사이드막에 침투되는 것을 방지할 수 있다. In addition, an amorphous silicon film, which is not doped with dopants, is inserted between the transition metal silicide film and the doped polysilicon film, thereby preventing the impurities from externally diffusing from the polysilicon film during the thermal process. Infiltration into the transition metal silicide film can be prevented.
그후의 공정은 상기 제 1 실시예와 동일하다. Subsequent processes are the same as in the first embodiment.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 도핑된 폴리실리콘막또는 도핑된 비정질 실리콘막과, 비정질 상태의 전이 금속 실리사이드막 사이에, 전이금속이 이온 주입된 비정질 실리콘막을 형성한다. 이에따라, 전이 금속 실리사이드막의 결정화 공정시, 전이 금속이 이온 주입된 비정질 실리콘막이 결정화되면서 실리사이드화된다. 이에따라, 전이 금속 실리사이드막의 결정화 공정으로 발생되는 인장응력 및 비정질 실리콘막이 결정화 및 실리사이드화되면서 발생되는 인장 응력이 거의 비슷해져서, 기공이 발생되지 않는다. 이에따라, 게이트 전극의 저항이 증대됨을 감소시킬 수 있고, 유효 선폭의 감소를 방지시킬 수 있다. As described in detail above, according to the present invention, an amorphous silicon film implanted with a transition metal is formed between the doped polysilicon film or the doped amorphous silicon film and the transition metal silicide film in the amorphous state. Accordingly, during the crystallization process of the transition metal silicide film, the amorphous silicon film implanted with the transition metal is crystallized while crystallizing. Accordingly, the tensile stress generated by the crystallization process of the transition metal silicide film and the tensile stress produced by the crystallization and silicidation of the amorphous silicon film are almost similar, so that no pores are generated. Accordingly, it is possible to reduce the increase in the resistance of the gate electrode, and to prevent the reduction in the effective line width.
또한, 도핑된 폴리 또는 비정질 실리콘층과 전이 금속 실리사이드막 사이에 비정질 실리콘이 개재되므로써, 후속의 열공정시, 폴리 또는 비정질 실리콘층에 포함된 불순물이 전이 금속 실리사이드막으로 확산되는 것이 방지된다. In addition, by interposing amorphous silicon between the doped poly or amorphous silicon layer and the transition metal silicide film, impurities contained in the poly or amorphous silicon layer are prevented from diffusing into the transition metal silicide film during the subsequent thermal process.
따라서, 게이트 전극의 전기적 특성이 개선된다. Thus, the electrical characteristics of the gate electrode are improved.
아울러, 도핑된 폴리 또는 비정질 실리콘막과 결정화된 전이 금속실리사이드막 사이에 불연속성이 감소되어, 계면 에너지가 감소된다. 이에따라, 안정적인 모스펫을 구현할 수 있다. In addition, the discontinuity between the doped poly or amorphous silicon film and the crystallized transition metal silicide film is reduced, thereby reducing the interfacial energy. Accordingly, a stable MOSFET can be implemented.
도 1a 내지 도 1c는 종래 기술에 따른 게이트 전극 형성방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views illustrating a gate electrode forming method according to the prior art.
도 2는 종래 기술에 따라 티타늄 실리사이드막 결정화후, 티타늄 실리사이드막의 내부를 나타낸 SEM 사진2 is a SEM photograph showing the inside of the titanium silicide film after crystallization of the titanium silicide film according to the related art.
도 3a는 종래 기술에 따라 형성된 게이트 전극의 단면을 나타낸 TEM 사진3A is a TEM photograph showing a cross section of a gate electrode formed according to the prior art.
도 3b는 종래 기술에 따라 형성된 게이트 전극을 나타낸 SEM 사진.Figure 3b is a SEM photograph showing a gate electrode formed according to the prior art.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자에 게이트 전극 형성방법을 설명하기 위한 단면도.4A to 4D are cross-sectional views illustrating a method of forming a gate electrode in a semiconductor device according to the present invention.
도 5a 내지 도 5c는 본 발명의 다른 실시예를 설명하기 위한 각 공정별 단면도이다.5A to 5C are cross-sectional views of respective processes for explaining another embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11,21- 반도체 기판 12,22- 게이트 산화막11,21- Semiconductor Substrate 12,22- Gate Oxide
13- 도핑된 폴리실리콘막 14,23b- 비도핑 비정질 실리콘막13-doped polysilicon film 14,23b- undoped amorphous silicon film
15,24- 비정질 상태의 전이 금속 실리사이드막15,24-Amorphous transition metal silicide film
16,25- 결정화된 전이 금속 실리사이드막16,25- Crystallized Transition Metal Silicide Membrane
17- 하드 마스크막 18- 재산화막17- Hard Mask Film 18- Property Paint
23a- 도핑된 비정질 실리콘막 100,200- 전이 금속 원자23a- doped amorphous silicon film 100,200- transition metal atoms
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0023763A KR100505405B1 (en) | 1999-06-23 | 1999-06-23 | method for forming gate electrode in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0023763A KR100505405B1 (en) | 1999-06-23 | 1999-06-23 | method for forming gate electrode in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003466A KR20010003466A (en) | 2001-01-15 |
| KR100505405B1 true KR100505405B1 (en) | 2005-08-05 |
Family
ID=19594631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0023763A KR100505405B1 (en) | 1999-06-23 | 1999-06-23 | method for forming gate electrode in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100505405B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511899B1 (en) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | method of forming gate for semiconductor device |
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| KR20000059937A (en) * | 1999-03-10 | 2000-10-16 | 김영환 | A method of forming polycide |
-
1999
- 1999-06-23 KR KR10-1999-0023763A patent/KR100505405B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20010003466A (en) | 2001-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
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