KR100505400B1 - Semiconductor device formed SOI substrate and method for manufacturing the same - Google Patents
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Abstract
본 발명은 ESD 전류에 의하여 발생되는 열을 용이하게 분산시킬 수 있는 SOI 기판에 형성되는 반도체 디바이스 및 그 제조방법을 개시한다. 개시된 SOI 기판에 형성되는 반도체 디바이스의 제조방법은, 핸들링 웨이퍼, 매몰 절연층 및 실리콘층으로 구성되며, 소자 분리 영역이 예정된 SOI 기판을 제공하는 단계; 상기 실리콘층 상부에 실리콘 산화막과 실리콘 질화막을 증착하는 단계; 상기 소자 분리 예정 영역의 실리콘 질화막, 실리콘 산화막 및 실리콘층을 식각하여, 트랜치를 형성하는 단계; 상기 트랜치 양 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여, 노출된 매몰 절연층을 식각하여, 홀을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 홀내에 도전층을 충진시키는 단계; 상기 트랜치 내벽에 도전층과 콘택되도록 리니어 도전막을 형성하는 단계; 상기 트랜치 내부에 산화막을 충진하는 단계; 및 상기 실리콘층상에 모스펫을 형성하는 단계를 포함한다.The present invention discloses a semiconductor device formed on an SOI substrate that can easily dissipate heat generated by an ESD current, and a method of manufacturing the same. A method for manufacturing a semiconductor device formed on a disclosed SOI substrate includes providing an SOI substrate comprising a handling wafer, a buried insulating layer, and a silicon layer, the device isolation region being predetermined; Depositing a silicon oxide film and a silicon nitride film on the silicon layer; Etching a silicon nitride film, a silicon oxide film, and a silicon layer in the device isolation region to form a trench; Forming spacers on both sidewalls of the trench; Etching the exposed buried insulating layer using the spacers as a mask to form holes; Removing the spacers; Filling a conductive layer in the hole; Forming a linear conductive film on the inner wall of the trench to be in contact with the conductive layer; Filling an oxide film into the trench; And forming a MOSFET on the silicon layer.
Description
본 발명은 반도체 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 열방출 면적을 증대시킬 수 있는 에스오아이(Silicon On Insulator : 이하 SOI) 기판에 형성되는 반도체 디바이스 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device formed on a silicon on insulator (SOI) substrate capable of increasing a heat dissipation area and a method of manufacturing the same.
반도체 집적회로, 특히 CMOS-LSI는 고속화와 집적도의 향상이 지속적으로 요구되고 있다. Semiconductor integrated circuits, in particular CMOS-LSI, are constantly required to increase in speed and density.
현재까지의 성능 향상은 주로 스케일링(scaling)으로 달성할 수 있었다. 서브 마이크론까지는 일정의 전원 전압로 스케일링을 이룰수 있었기 때문에 동작 속도도 큰폭으로 향상시키는 것이 가능하였다. 그러나, 서브 마이크론 이하에서는 전원 전압도 저하되기 때문에, 단순 스케일링 만으로는 속도의 향상을 달성할 수 없다. So far, performance gains have been achieved primarily by scaling. Up to submicrons could be scaled to a constant power supply voltage, which significantly improved the operating speed. However, below the submicron, the power supply voltage is also lowered, so that the improvement in speed cannot be achieved by simple scaling alone.
이에따라, 이러한 문제점을 해결하기 위하여 새로운 기술의 개발이 계속되고 있으며, 그 중 하나로 절연체층 상에 반도체 디바이스를 형성하는 반도체층이 형성된 즉, SOI 구조가 제안되었다. Accordingly, in order to solve such a problem, development of a new technology continues, and one of them has been proposed a SOI structure in which a semiconductor layer for forming a semiconductor device is formed on an insulator layer.
도 1은 종래 기술에 따른 SOI기판에 형성되는 반도체 디바이스를 설명하기 위한 도면이다. 1 is a view for explaining a semiconductor device formed on a conventional SOI substrate.
종래에는 도 1에 도시된 바와 같이, 핸들링 웨이퍼(1) 상에 매몰 절연층(2)과 실리콘층(3)이 순차적으로 적층된다. 이 실리콘층(3)의 소정 부분에는 필드 산화막(4)이 형성되어, 액티브 영역이 한정된다. 액티브 영역의 소정 부분에는 게이트 절연막(5) 및 게이트 전극(6)이 배치되고, 게이트 전극(6) 양측의 액티브 영역에는 고농도 불순물이 이온 주입되어, 소오스, 드레인 영역(7a,7b)이 형성된다. 그후, 결과물 상부에 층간 절연막을 형성한다음, 소오스, 드레인 영역(7a,7b)이 노출되도록 콘택홀을 형성한다. 이어, 콘택홀내에 소오스, 드레인 전극(9a,9b)을 형성한다. In the related art, as shown in FIG. 1, a buried insulating layer 2 and a silicon layer 3 are sequentially stacked on the handling wafer 1. A field oxide film 4 is formed in a predetermined portion of the silicon layer 3 to define an active region. A gate insulating film 5 and a gate electrode 6 are disposed in a predetermined portion of the active region, and highly-concentrated impurities are ion-implanted in the active regions on both sides of the gate electrode 6 to form source and drain regions 7a and 7b. . Thereafter, an interlayer insulating film is formed on the resultant, and then contact holes are formed to expose the source and drain regions 7a and 7b. Subsequently, source and drain electrodes 9a and 9b are formed in the contact hole.
이러한 SOI 구조의 모스펫은 실리콘층이 박막이므로, 확산층 용량(junction capacitance)이 극도로 작아져서 저전압 소자로 이용할 수 있고, 실리콘층의 두께가 100nm 이하가 되는 경우, 온 전류를 증대시킬 수 있다는 장점이 있으며, 소자 분리막(도시되지 않음)과 매몰 절연층(2)에 의하여 완전히 절연 분리된 액티브 영역을 제공할 수 있다. Since the silicon layer is a thin film, the SOI structure MOSFET has an extremely small diffusion capacitance, which can be used as a low voltage device, and when the thickness of the silicon layer is 100 nm or less, the on-current can be increased. In addition, the active region may be completely insulated and separated by an isolation layer (not shown) and the buried insulating layer 2.
그러나, 상기 SOI 구조의 반도체 디바이스는 상술한 바와 같이 여러 가지 장점이 있으나, ESD(electrostatic discharge)특성이 매우 취약하다는 문제점을 갖는다. However, the semiconductor device of the SOI structure has various advantages as described above, but has a problem that the electrostatic discharge (ESD) characteristics are very weak.
이를 보다 구체적으로 설명하면, 종래에는 SOI 반도체 디바이스에는 외부로부터의 정전기를 방지하기 위하여, N모스 트랜지스터 혹은 C모스 트랜지스터로 된 ESD 방지 회로를 형성하였다. More specifically, in the conventional SOI semiconductor device, in order to prevent static electricity from the outside, an ESD protection circuit made of an NMOS transistor or a CMOS transistor is formed.
이때, 정전기의 유입으로 SOI 기판의 실리콘층에는 ESD 전류가 발생되고, 이 ESD 전류에 의하여 실리콘층에 열이 발생된다. 이러한 열은 벌크 실리콘 기판에서는, 실리콘이 열 전달 특성이 우수하여 쉽게 외부로 방출되지만, 수 마이크론대 두께의 매몰 절연층을 갖는 SOI 구조에서는 매몰 절연층에 의하여 열 전달 경로가 차단되어 쉽게 열이 방출되지 않는다. 더욱이, 소오스, 드레인 영역(7a,7b)의 저면이 매몰 절연층(2)와 닿아있으므로, 유입된 ESD 전류가 소오스, 드레인 영역(7a,7b)의 가장자리 영역으로 빠져나가지 못하여, 실리콘층의 온도를 상승시키게 된다.At this time, due to the inflow of static electricity, an ESD current is generated in the silicon layer of the SOI substrate, and heat is generated in the silicon layer by the ESD current. In a bulk silicon substrate, such heat is easily released to silicon due to its excellent heat transfer characteristics, but in an SOI structure having a buried insulation layer of several microns in thickness, the heat transfer path is blocked by the investment insulation layer to easily release heat. It doesn't work. Furthermore, since the bottoms of the source and drain regions 7a and 7b are in contact with the buried insulating layer 2, the introduced ESD current does not escape to the edge regions of the source and drain regions 7a and 7b, so that the temperature of the silicon layer Will be raised.
이로 인하여, 디바이스의 동작에 악영향을 미치게 된다. This adversely affects the operation of the device.
따라서, 본 발명의 목적은, 상기한 종래의 문제점을 해결하기 위한 것으로, ESD 전류에 의하여 발생되는 열을 용이하게 분산시킬 수 있는 SOI 기판에 형성되는 반도체 디바이스를 제공하는 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to provide a semiconductor device formed on an SOI substrate that can easily dissipate heat generated by an ESD current.
또한, 본 발명의 다른 목적은, 상기한 반도체 디바이스의 제조방법을 제공하는 것을 목적으로 한다. Moreover, another object of this invention is to provide the manufacturing method of the said semiconductor device.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 본 발명은 핸들링 웨이퍼, 매몰 절연층 및 실리콘층으로 구성된 SOI 기판; 상기 실리콘층의 소정 부분에 소자간을 분리하기 위하여 형성되며, 상기 실리콘층만큼의 두께를 갖는 소자 분리막; 상기 소자 분리막 저면의 매몰 절연층내에 상기 핸들링 웨이퍼가 노출되도록 형성되고, 상기 소자 분리막의 폭보다 적은 폭을 갖는 홀; 상기 홀내에 매립되는 도전층; 상기 소자 분리막 내벽에 형성되며, 상기 홀내의 도전층과 실리콘층간을 전기적으로 연결시키는 도전 패스; 및 상기 실리콘층 상부에 형성되는 모스펫을 포함한다. 여기서, 상기 도전층은 비정질 실리콘막 또는 폴리실리콘막으로 형성되고, 상기 도전 패스는 비정질 실리콘막 또는 폴리실리콘막으로 이루어진 리니어 막이다.In order to achieve the above object of the present invention, in accordance with one aspect of the present invention, the present invention comprises a SOI substrate consisting of a handling wafer, a buried insulating layer and a silicon layer; An isolation layer formed in a predetermined portion of the silicon layer to separate devices, and having a thickness as large as that of the silicon layer; A hole formed to expose the handling wafer in the buried insulating layer on the bottom surface of the device isolation layer, the hole having a width smaller than the width of the device isolation layer; A conductive layer embedded in the hole; A conductive path formed on an inner wall of the device isolation layer and electrically connecting the conductive layer and the silicon layer in the hole; And a MOSFET formed on the silicon layer. Here, the conductive layer is formed of an amorphous silicon film or a polysilicon film, and the conductive path is a linear film made of an amorphous silicon film or a polysilicon film.
또한, 본 발명의 다른 견지에 의하면, 핸들링 웨이퍼, 매몰 절연층 및 실리콘층으로 구성되며, 소자 분리 영역이 예정된 SOI 기판을 제공하는 단계; 상기 실리콘층 상부에 실리콘 산화막과 실리콘 질화막을 증착하는 단계; 상기 소자 분리 예정 영역의 실리콘 질화막, 실리콘 산화막 및 실리콘층을 식각하여, 트랜치를 형성하는 단계; 상기 트랜치 양 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여, 노출된 매몰 절연층을 식각하여, 홀을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 홀내에 도전층을 충진시키는 단계; 상기 트랜치 내벽에 도전층과 콘택되도록 리니어 도전막을 형성하는 단계; 상기 트랜치 내부에 산화막을 충진하는 단계; 및 상기 실리콘층상에 모스펫을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 홀내에 도전층을 충진시키는 단계는, 상기 기판 결과물 상에 홀이 충분히 매립될 정도로 비정질 실리콘막 또는 폴리실리콘막을 증착하는 단계; 상기 비정질 실리콘막 또는 폴리실리콘막을 매몰 절연층 표면이 노출되도록 에치백하는 단계를 포함하고, 상기 리니어 도전막은 비정질 실리콘막 또는 폴리실리콘막이다. According to another aspect of the present invention, there is provided a method comprising: providing an SOI substrate composed of a handling wafer, a buried insulating layer, and a silicon layer, the device isolation region being predetermined; Depositing a silicon oxide film and a silicon nitride film on the silicon layer; Etching a silicon nitride film, a silicon oxide film, and a silicon layer in the device isolation region to form a trench; Forming spacers on both sidewalls of the trench; Etching the exposed buried insulating layer using the spacers as a mask to form holes; Removing the spacers; Filling a conductive layer in the hole; Forming a linear conductive film on the inner wall of the trench to be in contact with the conductive layer; Filling an oxide film into the trench; And forming a MOSFET on the silicon layer. Filling the conductive layer in the hole may include depositing an amorphous silicon film or polysilicon film on the substrate resultant to sufficiently fill the hole; Etching the amorphous silicon film or the polysilicon film to expose the buried insulating layer surface, wherein the linear conductive film is an amorphous silicon film or a polysilicon film.
본 발명에 의하면, ESD 영역에 형성되는 소자 분리막 저면 매몰 절연층에 실리콘층과 핸들링 웨이퍼를 연결시키는 관통홀을 형성한다. 이에따라, 실리콘층과 핸들링 웨이퍼간이 전기적으로 접속된다. 이에따라, 실리콘층의 면적이 증대된다. 그러므로, ESD 유입시, 전류 및 열이 핸들링 웨이퍼쪽으로 효과적으로 분산되어, 실리콘층에 전류 및 열이 집중되지 않는다. According to the present invention, a through hole connecting the silicon layer and the handling wafer is formed in the bottom buried insulating layer of the device isolation layer formed in the ESD region. Accordingly, the silicon layer and the handling wafer are electrically connected. As a result, the area of the silicon layer is increased. Therefore, upon ingress of ESD, current and heat are effectively distributed towards the handling wafer so that current and heat are not concentrated in the silicon layer.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 SOI 기판에 형성되는 반도체 디바이스의 제조 공정도로서, 본 도면에서 제시하는 부분은 SOI 기판의 ESD 방지 회로 영역을 나타낸다. 2A to 2E are manufacturing process diagrams of a semiconductor device formed on an SOI substrate according to the present invention, in which portions shown in this drawing represent ESD protection circuit regions of the SOI substrate.
즉, 도 2a에 도시된 바와 같이, 핸들링 웨이퍼(11), 매몰 절연층(12) 및 실리콘층(13)으로 된 SOI 기판이 제공된다. 이때, SOI 기판은 공지된 바와 같이, 매몰 절연층이 형성된 반도체 기판과 핸들링 웨이퍼를 부착하여 형성되는 본딩 방식 또는 실리콘 웨이퍼에 산소 이온을 깊숙히 주입하여 매몰 절연층을 형성하는 SIMOX(seperation by implanted oxygen) 방법에 의하여 형성될 수 있다. 이어, 실리콘층(13) 상부에 버퍼용 실리콘 산화막(14)과 실리콘 질화막(15)을 순차적으로 형성한다. 그리고 난 다음, 소자 분리 예정 영역이 노출될 수 있도록, 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 실리콘 질화막(15)을 식각한다. 그후, 레지스트 패턴을 제거한다음, 실리콘 질화막(15)을 마스크로 하여 실리콘 산화막(14), 실리콘층(13)을 식각하여, 트랜치(t)를 형성한다. That is, as shown in FIG. 2A, an SOI substrate made of a handling wafer 11, a buried insulating layer 12, and a silicon layer 13 is provided. At this time, the SOI substrate is, as is known, a bonding method formed by attaching a semiconductor substrate with a buried insulating layer and a handling wafer, or a SIMOX (seperation by implanted oxygen) to form a buried insulating layer by deeply injecting oxygen ions into a silicon wafer. It can be formed by the method. Subsequently, a buffer silicon oxide film 14 and a silicon nitride film 15 are sequentially formed on the silicon layer 13. Then, a resist pattern is formed so that the device isolation region is exposed, and the silicon nitride film 15 is etched using this resist pattern as a mask. Thereafter, after removing the resist pattern, the silicon oxide film 14 and the silicon layer 13 are etched using the silicon nitride film 15 as a mask to form a trench t.
그 다음, SOI 기판 결과물 상부에 폴리실리콘막을 소정 두께로 증착한다음, 실리콘 질화막(15)이 노출되도록 비등방성 식각하여, 트랜치(t) 내벽에 도 2b와 같이 폴리실리콘 스페이서(16)을 형성한다. 이때, 스페이서(16)를 구성하는 물질로는 본 실시예와 같이 폴리실리콘말고도, 산화막 및 질화막과 식각 선택비가 우수한 물질이 대체 사용될 수 있다. 그후, 폴리실리콘 스페이서(16)을 마스크로 하여, 노출된 매몰 절연층(12)을 식각하므로써, 핸들링 웨이퍼(11)의 소정 부분을 오픈시킨다. 이에따라, 매몰 절연층(12)내에 관통홀(tt)이 형성된다.Next, a polysilicon film is deposited on the resultant SOI substrate to a predetermined thickness, and then anisotropically etched to expose the silicon nitride film 15, thereby forming a polysilicon spacer 16 on the inner wall of the trench t as shown in FIG. 2B. . In this case, as the material constituting the spacer 16, a material having excellent etching selectivity with respect to the oxide film and the nitride film as well as polysilicon may be used as in the present embodiment. Thereafter, the exposed silicon insulating layer 12 is etched using the polysilicon spacer 16 as a mask to open a predetermined portion of the handling wafer 11. Accordingly, the through hole tt is formed in the buried insulating layer 12.
그리고나서, 도 2c에 도시된 바와 같이, 폴리실리콘 스페이서(16)를 공지의 방법으로 제거한다. 이때, 트랜치(t)의 중앙에는 매몰 절연층(12)을 관통하는 홀(tt)이 형성되어 있어, 전체적인 트랜치의 형상은 문자 "T" 형상이 된다. Then, as shown in FIG. 2C, the polysilicon spacer 16 is removed by a known method. At this time, a hole tt penetrating the buried insulating layer 12 is formed in the center of the trench t, and the overall trench is shaped like a letter "T".
그후, 도 2d를 참조하여, 결과물 상부에 도전층(16), 예를들어 비정질 실리콘층 또는 폴리실리콘층을 상기 홀(tt)이 충분히 매립될 수 있을 정도의 두께로 형성한다음, 매몰 절연층(12)의 표면이 노출되도록 에치백하여, 홀(tt)내에만 도전층(16)을 매립시킨다. 그후, 트랜치(t) 내벽면에 리니어 도전막(17), 예를들어, 비정질 실리콘층 또는 폴리실리콘층을 피복한다. 이때, 리니어 도전막(17)은 홀(tt)내에 매립된 도전층(16)과 실리콘층(13)간을 전기적으로 연결하는 역할을 한다. Thereafter, referring to FIG. 2D, a conductive layer 16, for example, an amorphous silicon layer or a polysilicon layer, is formed on the resultant layer to a thickness such that the hole tt is sufficiently buried, and then the buried insulating layer The surface of (12) is etched back so that the conductive layer 16 is embedded only in the hole tt. Thereafter, a linear conductive film 17, for example, an amorphous silicon layer or a polysilicon layer, is coated on the inner surface of the trench t. At this time, the linear conductive film 17 serves to electrically connect the conductive layer 16 embedded in the hole tt and the silicon layer 13.
그 다음, 도 2e에 도시된 바와 같이, 트랜치(t) 내벽 및 홀(tt)내 매립된 도전층(16) 표면에 리니어 산화막(도시되지 않음)을 형성하고, 트랜치내에 갭필링용 산화막을 충진시켜서 소자 분리막(18)을 형성한다. 이때, 소자 분리막(18)을 형성하는 공정시, 실리콘 산화막(14)과 실리콘 질화막(15)이 제거된다. 그 다음, 실리콘층에 게이트 절연층(19), 게이트 전극(20) 및 접합 영역(21)을 순차적으로 형성하여 모스 펫을 구성한다.Next, as shown in FIG. 2E, a linear oxide film (not shown) is formed on the inner wall of the trench t and the surface of the conductive layer 16 embedded in the hole tt, and the gap filling oxide film is filled in the trench. To form the device isolation film 18. At this time, in the process of forming the device isolation film 18, the silicon oxide film 14 and the silicon nitride film 15 are removed. Next, the gate insulating layer 19, the gate electrode 20, and the junction region 21 are sequentially formed in the silicon layer to form a MOSFET.
이와같이 형성하면, 소자 분리막 저면의 매몰 절연층(12)내에 관통홀(tt)이 구비되고, 트랜치 내벽에는 관통홀(tt)과 실리콘층(13)을 연결하는 도전 패스가 형성된다. 이에따라, 실리콘층(13)과 핸들링 웨이퍼(11)간이 전기적으로 접속되므로써, 실리콘층(13)의 실질적인 면적이 증대된다. 이에따라, 실리콘층(13)의 면적이 확장되므로써, ESD 발생시 ESD 전류 및 이에 의하여 발생되는 열이 접합 영역으로 집중되는 것을 분산시킬 수 있다. 한편, 소자가 형성되는 영역에서는 실리콘층이 얇은 상태로 존재하기 때문에 접합 용량을 감소할 수 있을 뿐만 아니라, 매몰 절연층에 의하여 완전한 소자 분리를 달성할 수 있다. In this manner, a through hole tt is provided in the buried insulating layer 12 on the bottom surface of the isolation layer, and a conductive path connecting the through hole tt and the silicon layer 13 is formed in the trench inner wall. Accordingly, the electrical area between the silicon layer 13 and the handling wafer 11 is electrically connected, thereby increasing the substantial area of the silicon layer 13. As a result, the area of the silicon layer 13 is expanded, thereby dispersing the concentration of the ESD current and the heat generated by the ESD layer in the junction region during the ESD generation. On the other hand, in the region where the device is formed, since the silicon layer exists in a thin state, not only the bonding capacity can be reduced, but also complete device isolation can be achieved by the buried insulating layer.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, ESD 영역에 형성되는 소자 분리막 저면 매몰 절연층에 실리콘층과 핸들링 웨이퍼를 연결시키는 관통홀을 형성한다. 이에따라, 실리콘층과 핸들링 웨이퍼간이 전기적으로 접속된다. 이에따라, 실리콘층의 면적이 증대된다. 그러므로, ESD 유입시, 전류 및 열이 핸들링 웨이퍼쪽으로 효과적으로 분산되어, 실리콘층에 전류 및 열이 집중되지 않는다. As described in detail above, according to the present invention, a through hole connecting the silicon layer and the handling wafer is formed in the bottom isolation layer of the device isolation layer formed in the ESD region. Accordingly, the silicon layer and the handling wafer are electrically connected. As a result, the area of the silicon layer is increased. Therefore, upon ingress of ESD, current and heat are effectively distributed towards the handling wafer so that current and heat are not concentrated in the silicon layer.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1은 종래의 SOI 기판에 형성되는 반도체 디바이스의 단면도.1 is a cross-sectional view of a semiconductor device formed on a conventional SOI substrate.
도 2a 내지 도 2e는 본 발명에 따른 SOI 기판에 형성되는 반도체 디바이스의 단면도.2A-2E are cross-sectional views of a semiconductor device formed on an SOI substrate in accordance with the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 - 핸들링 웨이퍼 12 - 매몰 절연층11-handling wafer 12-investment insulation layer
13 - 실리콘층 14 - 실리콘 산화막13-silicon layer 14-silicon oxide film
15 - 실리콘 질화막 16 - 도전층15-silicon nitride film 16-conductive layer
17 - 리니어 도전막 18 - 소자 분리막17-linear conductive film 18-device isolation film
19 - 게이트 절연막 20 - 게이트 전극 19-gate insulating film 20-gate electrode
21 - 접합 영역21-junction area
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