KR100502441B1 - 집적된 모뎀과 라인-분리회로 및 관련 방법 - Google Patents

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Abstract

본 발명은 라인측 라인-분리 집적회로(102)와, 시스템측 라인-분리 집적회로(100) 및, 상기 시스템측 라인-분리 집적회로 내에 포함된 디지털신호 처리(DSP)회로(154)를 포함한 통합된 모뎀과 라인-분리 시스템(150)을 제공하고, 상기 DSP회로는 모뎀 데이터를 위한 모뎀 프로세서와 시스템측 회로를 위한 디지털 프로세서를 갖춘다.

Description

집적된 모뎀과 라인-분리회로 및 관련 방법{INTEGRATED MODEM AND LINE-ISOLATION CIRCUITRY AND ASSOCIATED METHOD}
본 발명은 통신라인을 위한 모뎀 구조에 관한 것으로, 특히 전화선에 연결하기 위한 분리 시스템과 연관되어 사용되는 모뎀회로에 관한 것이다.
셋톱박스나, 공중전화, 자판기 및 기타의 시스템과 같은 새로운 세대의 소비자 전기제품은 종종 저속 데이터 모뎀을 필요로 하거나 또는 저속 데이터 모뎀을 선호한다. 그와 같은 모뎀은 멀리 떨어져 있는 주인이 대금청구(billing) 또는 장부정리(housekeeping) 기능을 처리하거나, 또는 "스마트(smart)" 자판기 같은 것은 심지어 판매품을 공급요청하는 기능까지 수행할 수도 있다. 통상의 마이크로프로세서나 셋톱박스에 채용되고 있는 디지털신호 처리기(DSP)-기반 멀티미디어칩이나 기타의 시스템이 저속모뎀을 수행할 수 있기는 하지만, 조립하기가 복잡하고 비싸다고 하는 문제가 있다.
그리고, 기존의 모뎀 구조는 통신라인 종단 및 모뎀 프로세싱을 처리하기 위한 복합적인 집적회로를 갖추고 있는 바, 특히 1개 이상의 디지털신호 처리기 칩은 아날로그-프론트-앤드(analog-front-end) 회로에 결합되고, 트랜스포머 분리장벽(transformer isolation barrier)을 가로질러 라인 종단회로에 차례로 연결된다. 상기와 같은 모뎀 구조는 많은 단점이 있게 된다.
첨부된 도면은 본 발명의 실시예를 도시한 것이고, 본 발명의 내용을 한정하려는 것은 아닌 바, 본 발명이 동일한 효과를 갖는 다른 실시예로 실시될 수 있음은 물론이다.
도 1a는 본 발명에 따른 통합된 모뎀과 라인-분리 시스템의 실시예를 나타낸 블록도이다.
도 1b는 본 발명에 따른 통합된 모뎀과 라인-분리 시스템에 대한 예시의 핀-아웃 구성을 포함하는 실시예를 보다 상세히 나타낸 블록도이다.
도 2a는 본 발명에 따른 라인-분리 시스템의 시스템측 라인-분리 집적회로에 연결되는 외부장치의 예를 나타낸 블록도이다.
도 2b는 시스템측 라인-분리 집적회로 내의 모뎀회로가 명령 모드 또는 데이터 모드일 경우 제어하기 위해 이용되는 9비트 전달 시퀀스를 나타낸 도면이다.
도 3a는 본 발명에 따른 라인-분리 시스템의 시스템측 라인-분리 집적회로에 대한 경로 제어회로의 실시예를 나타낸 블록도이다.
도 3b~3e는 도 3a의 경로 제어회로를 통해 선택되는 처리경로 및 데이터 흐름에 대한 실시예를 나타낸 블록도이다.
도 4a는 원시 데이터를 시스템측 라인-분리 집적회로로 그리고 그로부터 전송하기 위해 이용되는 전달 시퀀스를 나타낸 도면이다.
도 4b는 본 발명에 따른 라인-분리 시스템의 시스템측 라인-분리 집적회로의 수신경로 디지털신호 처리기(DSP)를 나타낸 블록도이다.
도 4c는 본 발명에 따른 라인-분리 시스템의 시스템측 라인-분리 집적회로의 전송경로 DSP회로를 나타낸 블록도이다.
도 5는 본 발명에 따른 라인-분리 시스템의 라인측 라인-분리 집적회로의 실시예를 나타낸 블록도이다.
도 6a 및 6b는 동기의 모뎀 프로토콜의 데이터를 전송 및 수신하기 위해 본 발명에 기술된 비동기의 인터페이스를 이용하기 위한 타이밍도이다.
본 발명은 이상과 같은 사정을 감안해서 발명한 것으로, 단일 집적회로의 모뎀기능 및 시스템측 분리기능을 달성하기 위해 모뎀과 라인-분리회로를 통합하는 향상된 모뎀 구조 및 관련 방법을 제공하는 것을 목적으로 한다.
이상과 같은 목적을 달성하기 위한 본 발명의 제1실시예는, 시스템측 회로와 통합된 디지털신호 처리(DSP)회로와 분리장벽을 통해 디지털정보를 전달하기 위해 상기 분리장벽에 결합될 수 있는 상기 시스템측 회로를 가진 통합된 모뎀과 라인-분리회로를 갖춤과 더불어, 상기 DSP회로는 모뎀 데이터를 위한 모뎀 프로세서와 시스템측 회로를 위한 디지털 프로세서를 갖춘 구조로 되어 있다. 특히, 상기 통합된 모뎀과 라인-분리회로는 비동기의 직렬 인터페이스로 동작할 수 있는 통신 인터페이스를 갖춘다. 또한, 상기 시스템측 회로는 시스템측 전화선 직접-액세스-배열 기능을 제공할 수 있도록 되어 있다. 더욱이, 상기 디지털 프로세서는 통신라인으로부터 분리장벽을 가로질러 수신된 디지털 데이터를 위한 디지털 필터와 통신라인으로 분리장벽을 가로질러 전송된 디지털 데이터를 위한 디지털 변조기를 갖도록 되어 있다.
본 발명의 다른 실시예로는, 라인측 라인-분리 집적회로와, 시스템측 라인-분리 집적회로 및, 시스템측 라인-분리 집적회로 내에 포함된 디지털신호 처리(DSP)회로를 가진 통합된 모뎀과 라인-분리 시스템을 갖도록 되어 있는 바, 여기서 DSP회로는 모뎀 데이터를 위한 모뎀 프로세서와 시스템측 회로를 위한 디지털 프로세서를 갖도록 되어 있다. 또한, 라인측 라인-분리 집적회로와 시스템측 라인-분리 집적회로는 분리장벽을 통해 서로 디지털 정보를 전달하도록 분리장벽에 결합될 수 있다. 특히, 통합된 모뎀과 라인-분리 시스템은 비동기의 직렬 인터페이스로 동작할 수 있는 통신 인터페이스를 갖추도록 되어 있다. 또한, 라인측 라인-분리 집적회로는 전화선 직접-액세스-배열 기능을 제공한다. 더욱이, 라인측 라인-분리 집적회로는 시스템측 라인-분리 집적회로로부터 분리장벽을 통해 수신된 디지털 데이터를 위한 디지털/아날로그 변환회로 및 통신라인으로부터 수신된 아날로그 정보를 위한 아날로그/디지털 변환회로를 포함하도록 되어 있다.
본 발명의 또 다른 실시예는, 라인측 라인-분리 집적회로와, 시스템측 라인-분리 집적회로, 시스템측 라인-분리 집적회로 내에 포함된 디지털신호 처리(DSP)회로 및, 라인측 라인-분리 집적회로와 시스템측 라인-분리 집적회로간에 결합된 분리장벽을 포함하는 통합된 모뎀과 라인-분리 시스템을 제공한다. 라인측 라인-분리 집적회로와 시스템측 라인-분리 집적회로는 분리장벽을 통해 서로 디지털 정보를 전달할 수 있도록 되어 있다. 그리고, DSP회로는 모뎀 데이터를 위한 모뎀 프로세서와 시스템측 회로를 위한 디지털 프로세스를 갖추도록 되어 있다. 특히, 실시예에 있어서, 분리장벽은 용략적으로 분리된 장벽을 이용하도록 되어 있는 바, 분리장벽은 분리장벽으로서 적어도 하나의 캐패시터를 이용하도록 되어 있다.
한편, 본 발명은, 분리장벽을 가로질러 디지털 데이터를 전송할 수 있으면서 분리장벽을 가로질러 디지털 데이터를 수신할 수 있는 시스템측 라인-분리 집적회로를 제공하는 단계와, 시스템측 라인-분리 집적회로 내의 디지털 프로세서로 분리장벽을 가로질러 전송 또는 수신된 디지털 데이터를 처리하는 단계 및, 시스템측 라인-분리 집적회로 내의 모뎀 프로세서로 분리장벽을 가로질러 전송 또는 수신된 디지털 데이터를 처리하는 단계를 포함하는 라인-분리와 모뎀 데이터 프로세싱을 통합하기 위한 방법을 제공한다. 특히, 실시예에 따른 방법은 또한 분리장벽을 가로질러 디지털 정보를 송신하기 전에 통신라인으로부터의 아날로그 정보를 디지털 정보로 변환시키는 단계와 통신라인으로 아날로그 정보를 송신하기 전에 분리장벽으로부터 수신된 디지털 정보를 아날로그 정보로 변환시키는 단계를 갖추도록 되어 있다.
이하, 본 발명의 실시예에 대해 설명한다.도 1a는 본 발명에 따른 통합된 모뎀과 라인-분리 시스템(150)의 실시예를 나타낸 블록도로서, 이 통합된 모뎀과 라인-분리 시스템(150)은 시스템측 라인-분리 집적회로(100)와 라인측 라인-분리 집적회로(102)를 포함하게 된다. 기술한 실시예에 있어서, 시스템측 라인-분리 IC(100)는 시스템측 직접 액세스 배열(DAA; Direct Access Arrangement) 기능을 제공하는 회로와 통합된 모뎀회로를 갖도록 되어 있다. 기술한 실시예에 있어서, 라인측 라인-분리 IC(102)는 라인측 DAA 기능을 제공하는 회로를 갖도록 되어 있다. 한편, 시스템측 라인-분리 IC(100)는 통신 인터페이스(106)를 통해 외부회로와 통신을 하게 된다. 라인측 라인-분리 IC(102)는 인터페이스(112)를 통해 통신라인과 통신을 하게 된다. 통신라인으로는 원하는 매체, 예컨대 전화선이 될 수가 있다.
그리고, 시스템측 라인-분리 IC(100)와 라인측 라인-분리 IC(102)는 각각 라인 인터페이스 108 및 110을 통해 분리장벽(104; isolation barrier)을 가로질러 디지털 정보를 전달하게 되는 바, 이 분리장벽(104)은 1개 이상의 캐패시터를 가진 용량적으로 분리된 장벽으로서, 또한 필요에 따라서는 트랜스포머(transformer)나 기타 다른 분리장치를 갖도록 할 수도 있다. 또한, 라인-분리 시스템 및 관련된 용략적으로 분리된 장벽에 관해서는, 미국특허 제5,870,046호에 의한 "Analog Isolation System with Digital Communication Across a Capacitive Barrier"와, 미국특허출원 제09/035,175호에 의한 "Direct Digital Access Arrangement Circuitry and Method for Connecting to Phone Lines"에 기재된 것을 참조할 수 있다.
또한, 본 발명은 모뎀과 시스템측 라인-분리회로를 위한 단일 집적회로 솔루션을 제공하게 된다. 즉, 모뎀 디지털신호 처리(DSP) 기능으로서, 예컨대 전화선 DAA 기능에 필요한 디지털 필터 프로세싱과 모뎀 알고리즘을 처리하는데 필요한 모뎀 프로세싱 모두를 처리할 수 있는 DSP 엔진을 제공하기 위한 시스템측 라인-분리 DSP 기능과 조합되게 된다. 이러한 구조(architecture)는, (1) 라인측 라인-분리 IC가 통신라인으로부터 적어도 일부에 전력이 공급되도록 함으로써 향상된 파워 세이빙(power saving)과, (2) 분리장벽(104)의 시스템측에 프로그램가능 장치를 갖춤으로써 향상된 DAA 프로그램 능력, (3) 합성된 신호 라인측 칩(102)과 분리되는 디지털 시스템측 칩(100)을 갖춤으로써 향상된 제조 및 설계 능력 및, (4) 아날로그-프론트-앤드 회로를 위한 필요한 디지털 필터와 모뎀 알고리즘 모두를 처리하기 위한 단일 DSP 엔진을 이용함으로써 향상된 DSP 효율을 포함하는 여러 가지 장점을 달성할 수 있게 된다.
또한, 폭 넓은 범위의 인터페이스 프로토콜이, 예컨대 데이터 흐름 반전의 V.22 bit/s(QAM), V.22/Bell 212A 1200 bit/s(DPSK), V.21/Bell 103 300 bit/s(FSK), V.23/Bell 1200 bit/s V.23 등과 같은 모뎀 표준을 포함하는 외부 인터페이스(106)를 통해 통신하기 위해 이용될 수 있게 된다. 또한, 모뎀 인터페이스(106)는 산업안전협회의 제네릭 디지털 통신표준 뿐만 아니라, 또 다른 알람 프로토콜을 처리할 수 있다. 그리고, 모뎀 인터페이스(106)는 예컨대 비동기의 직렬 인터페이스로 되어 있는 바, 필요한 경우 모뎀 인터페이스(106)는 동기의 직렬 인터페이스나, 비동기의 병렬 인터페이스, 동기의 병렬 인터페이스, 또는 기타 다른 인터페이스로 설계될 수도 있다.
도 1b는 본 발명에 따른 통합된 모뎀과 라인-분리 시스템(150)의 실시예를 보다 상세히 나타낸 블록도이다. 여기서 분리장벽(104)은, 시스템측 라인-분리 IC(100)와 라인측 라인-분리 IC(102)의 외부 핀간 연결된 용량적으로 분리된 장벽이다.
상기 시스템측 라인-분리 IC(100)는 분리 인터페이스(164)와, 디지털신호 처리기(154; DSP), 마이크로콘트롤러(151), 오디오 CODEC(152; COder-DECoder), 클럭 인터페이스(162), 콘트롤 인터페이스(160), UART(Universal Asynchronous Receiver Transmitter) 프로세서(156) 및, 멀티플렉서(158; MUX)를 포함하는 구조로 되어 있다. 여기서 상기 UART 프로세서(156)는 마이크로콘트롤러(151)로부터의 병렬 바이트를 각각의 전송 핀 TXD 및 수신 핀 RXD를 통해 외부장치로 전송하고 그로부터 수신하기 위해 직렬비트로 변환시키도록 동작하는 것이다. 즉, 상기 UART는 전송 핀 TXD 및/또는 수신 핀 RXD를 통해 직렬 데이터 전송을 위한 8비트 워드 포맷 또는 9비트 워드 포맷으로 동작하게 된다.
한편, 상기 DSP(154)는 데이터 펌프 기능을 제공하는 것으로, 예컨대 데이터 펌프 기능을 수행하는 14비트 DSP이다. 또, 상기 마이크로콘트롤러(151)는 AT 명령 디코딩과 콜 프로그래스 모니터링(call progress monitoring)을 제공하는 것으로, 예컨대 4비트 프로그램 워드 및 8비트 데이터 워드를 채용하도록 되어 있다. 상기 클럭 인터페이스(162)는 고주파(예컨대, 4.9152-MHz) 마스터 클럭 입력을 수용하는 클럭 발생기를 갖추어, 시스템측 라인-분리 내에 설계된 모뎀 표준을 지원하기 위한 모든 모뎀 샘플률을 발생하게 된다. 또, 상기 발생기는 오디오 재생을 위해 9.6kHz률을 제공하는 것이다.
시스템측 라인-분리 IC(100)의 핀은, 전송 핀 TXD, 수신 핀 RXD, 리셋 핀 , 소거/송신(clear-to-send) 핀 , 클럭 출력 핀 CLKOUT, 크리스탈 오실레이터 핀 XTALI과 XTALO 및, 아날로그 출력 핀 AOUT를 갖도록 되어 있다. 4개의 다른 핀은 통상 목적의 프로그램가능 입력/출력 핀 GPIO1, GPIO2, GPIO3 및, GPIO4가 될 것이다. 이들 각 핀은 핀 기능의 사용자 프로그래밍에 따라, 아날로그 입력, 디지털 입력, 또는 디지털 출력 핀으로 셋업된다. 특히, GPIO1 핀은 HDLC 프레이밍(framing)을 위한 프레임 핀 EORF의 종단(end)으로도 기능하게 된다. 또, GPIO2 핀은 아날로그 입력 핀 AIN을 제공한다. GPIO3 핀은 제어 명령 또는 데이터 모드를 위한 에스케이프(escape) 핀 ESC로 기능하게 된다. 그리고, GPIO4 핀은 침해 사건 등과 같은 사건을 신호하기 위한 경보 핀 ALERT로 기능한다. 시스템측 라인-분리 IC(100)의 프로그래밍 및 제어는 직렬 인터페이스를 통해 적절한 명령을 송신함으로써 달성된다. 예컨대, 명령은 시스템측 라인-분리 IC(100)의 동작 및 기능을 제어하는 시스템측 라인-분리 IC(100) 내에 내부 레지스터를 로드하는 외부 집적회로에 의해 송신하게 된다.
상기 라인측 라인-분리 IC(102)는 분리 인터페이스(166)와, 링 검출과 오프-후크(off-hook) 회로(170) 및, 아날로그/디지털 변환기(ADC)와 디지털/아날로그 변환기(DAC) 회로 뿐만 아니라 하이브리드 및 DC 터미네이션(termination)회로를 가진 회로(168)를 갖추도록 되어 있다. 그리고, 라인측 라인-분리 IC의 핀은 수신 입력 핀 RX, DC 터미네이션회로에 일정한 시간을 설정하는 필터 핀 FILT 및 FILT2, 높은 정확성의 기준전류를 제공하기 위해 외부 레지스터에 연결되는 기준 핀 REF, 전화선을 위한 DC 터미네이션과 전압 모니터를 위한 입력을 제공하는 DC 터미네이션 핀 DCT, 외부 캐패시터에 연결되고 내부 전원을 위한 바이패스를 제공하는 전압 규제(regulation) 핀 VREG 및 VREG2, 실재 및 복합 AC 터미네이션을 제공하는 외부 레지스터 핀 REXT 및 REXT2, 장벽(104)을 가로질러 링 및 콜러 ID 신호를 제공하기 위해 "팁(tip)"과 "링(ring)"에 캐패시터를 통해 연결되는 링 핀 RNG1 및 RNG2 및, 외부 바이폴라 후크-스위치 트랜지스터에 연결되는 트랜지스터 연결 핀 QB, QE 및 QE2를 갖추도록 되어 있다.
상기 핀 신호 위에 부가된 줄 "￣"는 액티브 로우(active low)인 신호를 나타낸다. 시스템측 라인-분리 IC(100)와 라인측 라인-분리 IC(102)의 외부 핀에 대한 액티브 하이(active high) 또는 액티브 로우 표시는 필요한 경우 변경해서 선택적으로 설계될 수 있다.
도 2a는, 본 발명에 따른 분리 시스템(150)의 일부인 시스템측 라인-분리 IC(100)에 연결된 외부장치의 예시 블록도(200)이다. 특히, 도 2a에는 시스템측 라인-분리 IC(100)에 연결된 외부 마이크로콘트롤러(202)가 도시되어 있다. 분리장벽(104)에 대한 인터페이스(108)는 시스템측 라인-분리 IC(100)로 연결되고, 외부 통신 인터페이스(204)는 마이크로콘트롤러(202)에 연결된다. 또한, 도 2a에는 수신 핀 RXD 커넥션(206), 전송 핀 TXD 커넥션(208), 소거/송신 핀 커넥션(212) 및, 에스케이프 핀 ESC 커넥션(210)이 도시되어 있다. 또한, 시스템측 라인-분리 IC(100)에 결합된 아날로그 입력 AIN 커넥션(216)과 아날로그 출력 AOUT 커넥션(214)이 도시되어 있다. 그리고, 마이크로콘트롤러 및/또는 시스템측 라인-분리 IC는, 적절한 구동회로를 통해 다른 통신라인 또는 버스, 예컨대 RS-232버스에 연결되도록 되어 있다.
에스케이프 핀 ESC(210)는 시스템측 라인-분리 IC(100)가 명령 또는 데이터 모드에 있는지의 여부를 신속하게 제어할 수 있게 한다. 이 에스케이프 핀 ESC에 의해 데이터 또는 명령과 같은 입수되는 신호를 해석할지의 여부를 시스템측 라인-분리 IC(100)에 알리기 위한 기술이 제공될 수 있게 된다. 즉, 마이크로콘트롤러(202)가 ESC 핀에 하이(high) 논리레벨을 인가하면, 시스템측 라인-분리 IC(100) 내의 모뎀회로는 입수되는 정보가 명령인 것으로 식별하게 되는 반면, 마이크로콘트롤러(202)가 ESC 핀에 로우(low) 논리레벨을 인가하면, 시스템측 라인-분리 IC(100) 내의 모뎀회로는 입수되는 정보가 데이터인 것으로 식별하게 된다. 이들 하이 및 로우 논리레벨은 필요에 따라 반전될 수도 있다.
또한, UART가 9비트 워드 포맷으로 동작하면, 시스템측 라인-분리 IC(100)에 의해 수신된 9비트 시퀀스의 1비트는 데이터 모드 또는 명령 모드를 확인하기 위해 이용된다. 예컨대, 표준모뎀 제어는 직렬 데이터 스트림 전달을 위한 8비트 워드 포맷을 이용한다. DSP(154)의 일부인 모뎀 데이터 펌프가 8비트로 동작하도록 설정되고 UART(156)가 9비트로 동작하도록 설정되면, UART(156)에 인가된 여분의 비트는 데이터 입력이 데이터 또는 명령으로 취급되는지 여부를 확인하기 위해 이용된다. 예컨대, 여분의 비트가 로우 논리레벨이면, 시스템측 라인-분리 IC(100) 내의 모뎀회로는 입수되는 정보가 명령인 것으로 식별하고, 여분의 비트가 하이 논리레벨이면, 시스템측 라인-분리 IC(100) 내의 모뎀회로는 입수되는 정보가 데이터인 것으로 식별하게 된다. 이들 하이 및 로우 논리레벨은 필요에 따라 반전될 수도 있다.
이러한 9비트 제어 타이밍에 대한 실시예는 수신 RXD 라인(254)상의 정보에 대한 도 2b와 관련되어 설명될 수 있다. 즉, 이러한 타이밍은 도 2b의 실시예에 대한 로우 논리레벨인 시작비트(256; START BIT)와, 도 2b의 실시예에 대한 하이 논리레벨인 정지비트(253; STOP BIT)를 포함하게 되는 바, 이들 시작비트(256)와 정지비트(253)에 대한 논리레벨은 필요에 따라 선택하면 된다. 도 2b에 나타낸 바와 같이, 시퀀스의 9번째 비트는 논리 "1"이 되는 명령 모드와, 논리 "0"이 되는 데이터 모드, 또는 그 반대가 되는 명령 모드와 데이터 모드를 확인하기 위해 콘트롤 플레그(CONTROL FLAG) 비트(252)로 이용된다. 또 다른 8비트(D0, D1, D2, D3, D4, D5, D6, D7)는 데이터 또는 명령 정보(250)가 된다. 따라서, 외부 마이크로콘트롤러(202)는 9번째 비트가 어떻게 설정되느냐에 따라, 명령 데이터 또는 모뎀 데이터와 같은 직렬 데이터의 각 8비트의 설정을 확인한다. 이러한 정보는 RXD 핀(206) 또는 TXD 핀(208)을 통해, 예컨대 8비트 데이터 모드를 이용하는 8051 마이크로콘트롤러 등과 같은 마이크로콘트롤러에 의해 송신된다. 콘트롤 플레그 비트는 필요에 따라 시퀀스의 또 다른 비트중 하나가 될 것이다. 또한, 데이터 비트의 수와 콘트롤 비트의 수는, M비트 워드의 N비트가 콘트롤 비트로 이용되고 M비트 워드의 M-N비트가 데이터 비트로 이용될 수 있도록 필요에 따라 선택된다.
한편, 본 발명의 통합된 모뎀과 라인-분리 시스템에서, 입수되는 데이터는 분리장벽(104)의 라인측 상의 라인측 라인-분리 IC(102) 내에서 디지털화 된다. 이어서, 이러한 디지털 데이터는 시스템측 라인-분리 IC(100)로 분리장벽(104)를 가로질러 송신된다. 이와 같이 차례로, 외부장치로부터 오는 데이터는 시스템측 라인-분리 IC(100)에 의해 처리되어 디지털 정보로 분리장벽(104)를 가로질러 송신되게 된다. 다음에, 이들 데이터는 라인측 라인-분리 IC(102)에 의해 아날로그 신호로 변환된다. 시스템측 라인-분리 IC(100)에 제공된 초기 디지털 프로세싱으로 음성(voice)모드로 응용될 수 있도록 하기 위해, 본 발명에서는 시스템측 라인-분리 IC(100)의 오디오 CODEC(152)을 포함한다. 이러한 구조와 함께, 본 발명은 음성밴드 기능과 모뎀 기능을 조합하는 단일 칩 솔루션을 제공함으로써, 사용자가 모뎀 동작모드나 또는 음성 동작모드를 선택할 수 있다.
도 3a는, 본 발명에 따른 통합된 모뎀과 라인-분리 시스템(150)의 시스템측 라인-분리 IC(100)에 대한 실시예의 블록도이다. 콘트롤러(151)는 인터페이스(106)를 통해 정보를 수신 및 전송하게 되는 바, 즉 콘트롤러(151)는 인터페이스(314)를 통해 디지털신호 처리기(154; DSP)와 통신하도록 되어 있다. 그리고, 분리 인터페이스(164)는 인터페이스(108)를 통해 분리장벽(104)을 가로질러 통신을 제어하도록 되어 있다. 아날로그 입력 AIN 커넥션(216)과 아날로그 출력 AOUT 커넥션(214)은 각각 아날로그/디지털 변환기(312; ADC)와 디지털/아날로그 변환기(310; DAC)에 연결된다. ADC(312)와 DAC(310)는 오디오 CODEC(152)의 일부를 이루도록 되어 있고, 시스템측 라인-분리 IC(100)가 DTMF 톤 발생기능과 DTMF 톤 검출기능을 제공할 수 있도록 DTMF(Dual-Tone Multi-Frequency) 디코딩과 톤을 발생하도록 DSP회로(154)가 이용된다. 이와 같은 구성에 있어서, 예컨대 DTMF 톤은 인터페이스(108)를 통해 통신라인(112)으로부터 또는 아날로그 입력 AIN 커넥션(216)으로부터 수신된다. DTMF 톤은 인터페이스(108)를 통해 통신라인(112)으로 또는 아날로그 출력 AOUT 커넥션(214)으로 전송된다.
경로 제어회로(306)는 사용자에 의해 프로그램되는 제어신호(330)에 의해 제어되는 바, DSP(154)는 인터페이스(316)를 통해 경로 제어회로(306)와 통신하고, DAC(310)와 ADC(312)는 인터페이스(320)를 통해 경로 제어회로(306)와 통신하며, 분리 인터페이스(164)는 인터페이스(318)를 통해 경로 제어회로(306)와 통신한다. 경로 제어회로(306)는, 예컨대 원하는 데이터 흐름이 달성되도록 제어신호(330)에 의해 제어되는 다수의 스위치이다. 제어신호(330)는, 예컨대 각각의 다수의 스위치가 "on" 또는 "off"인지의 여부를 결정하는 프로그램가능 제어 레지스터에 의해 제공된 다중비트 신호이다. 이러한 프로그램가능 제어 레지스터는 원하는 제어신호로 제어 레지스터에 로드하기 위해 직렬 인터페이스를 통해 명령을 송신함으로써 로드된다.
상기와 같이 경로 제어회로(306)를 제어함으로써, 시스템측 라인-분리 IC(100) 내의 데이터의 흐름이 필요에 따라 제어될 수 있게 된느 바, 예컨대 인터페이스(106)로부터의 데이터는, 아날로그 출력 AOUT 커넥션(214)을 통해 직접 출력되거나, 분리 인터페이스(164)를 통해 라인측 라인-분리 IC(102)로 출력되거나, 또는 이와는 반대로 DSP(154)에서 인터페이스(106)로 출력될 수 있게 된다. 아날로그 입력 AIN 커넥션(216)으로부터의 데이터는, 아날로그 출력 AOUT 커넥션(214)을 통해 역으로 출력되거나, 분리 인터페이스(164)를 통해 라인측 라인-분리 IC(102)로 출력되거나, 또는 DSP(154)를 통해 인터페이스(106)로 출력된다. 인터페이스(108)를 가로지르는 라인측 라인-분리 IC(102)로부터의 데이터는, DSP(154)를 통해 인터페이스(106)로 출력되거나, 또는 아날로그 출력 AOUT 커넥션(214)을 통해 출력된다.
도 3b~3e는, 도 3a의 경로 제어회로(306)를 통해 선택되는 처리경로와 데이터 흐름에 대한 실시예의 블록도인 바, 이에 대해 필요에 따라 또 다른 데이터 흐름 및 처리경로가 제공될 수 있다.
도 3b는, 데이터 모드 동작이 요구되는 실시예(350)의 블록도이다. DSP회로(154)의 출력(316A) 및 입력(316B)은 분리 인터페이스(164)에 연결되는 한편, 입력(320B)을 제공하기 위해 DAC(310)에 결합된다. 따라서, 아날로그 출력 AOUT(214)는 DSP 입력신호(316B)와 DSP 출력신호(316A)의 조합으로 이루어지게 된다. 이러게 합성된 합은 외부 스피커를 통해 콜 프로그래스 모니터링에 이용된다. 또한, DSP 입력 및 출력신호(316A 및 316B)의 상관 레벨은 인터페이스(106)를 통해 프로그램된다.
도 3c는, 음성모드 동작이 요구되는 실시예(352)의 블록도이다. DSP회로(154)의 입력(316B)은 분리 인터페이스(164)에 연결된다. DSP회로(154)의 출력(316A)은 DAC(310)에 입력(320B)을 제공하기 위해 DSP 입력(316B)과 조합된다. 따라서, 아날로그 출력 AOUT(214)는 DSP 입력신호(316B)와 DSP 출력신호(316A)의 조합이다. ADC(312)는 아날로그 입력 AIN(216)을 취하고 분리 인터페이스 입력(316C)을 위한 디지털신호(320A)를 제공한다. 이러한 경로 제어회로(306)의 구성에 있어서, 아날로그 출력 AOUT(214)는 음성 출력을 제공하고, 아날로그 입력 AIN(216)은 음성 입력을 제공한다. 또한, 도 4의 모뎀 프로세서(404)가 PCM 데이터 모드를 바이패스 하지 않으면, DSP회로(154)는 이들 신호를 처리한다.
도 3c에 도시된 것과 같은 동작예의 음성모드에서는, 음성정보는 아날로그 입력 AIN 커넥션(216)을 통해 수신된 후, ADC(310)에 의해 처리되어, 분리장벽(104)을 가로질러 송신된다. 도 5를 보면, DAC(504)는 통신라인 인터페이스(112)의 전송을 위해 ADC(310)에 의해 생성된 디지털 음성정보를 변환시키는 것을 알 수 있다. 또한, 음성모드에 있어서, 통신라인 인터페이스(112)로부터의 입수되는 음성신호는 ADC(506)에 의해 디지털 정보로 변환되어 분리장벽(104)을 가로질러 송신된다. 다음에, DAC(310)는 이러한 디지털 음성정보를 역으로 아날로그 음성정보로 변환시켜 아날로그 출력 AOUT 커넥션(214)을 통해 출력한다.
도 3d는 테스트 모드 동작이 요구되는 실시예(354)의 블록도이다. 이러한 경로 제어회로(306)의 구성에서는, DSP 출력신호(316A) 및 DSP 입력신호(316B)가 상호 연결되도록 되어 있는 바, 이들 연결은 DSP회로가 외부 인터페이스(106)를 통해 보다 쉽게 테스트될 수 있도록 한다. 이와 마찬가지로, ADC(312)의 출력(320A)과 DAC(310)의 입력(320B)은 서로 연결되도록 되어 있어서, 이들의 연결은 음성 CODEC(152)이 보다 쉽게 테스트될 수 있도록 한다.
도 3e는, 동작의 CODEC 모드가 요구되는 실시예(356)의 블록도이다. DSP 출력신호(316A)는 분리 인터페이스(164)에 연결되고, DAC(310)로의 입력(320B)에 연결된다. 따라서, 아날로그 출력 AOUT(214)는 DSP 출력신호(316A)을 기초로 한다. ADC(312)는 아날로그 입력 AIN(216)을 변환시켜 DSP 입력신호(316B)로서 신호(320A)를 제공한다. 이러한 동작모드는, 예컨대 음성 프롬프팅(prompting) 및 스피커 폰에 도움을 주고, 외부 인터페이스(106)를 통해 액세스 되는 스탠드-얼론(stand-alone) 음성 CODEC 특징을 제공한다. 따라서, 온-칩(on-chip) 음성 CODEC(152)에 의해 칩에 임의의 아날로그 입력 및 출력을 제공할 수 있게 된다. 한편, DAC(310)가 아날로그 출력 AOUT 핀(214)에 연결되더라도, 아날로그 입력 AIN 핀은 통상적인 목적인 입력/출력 핀 GPIO1-4 중에서 선택될 것이다. 또한, CODEC(152)는 아날로그 음성정보가 분리장벽(104)을 가로질러 라인측 라인-분리 IC(102)로 송신된 후 전화선으로 송신될 수 있게 한다.
예컨대, 프로그램가능 경로 제어회로(306)는, 필요에 따라 시스템측 라인-분리 IC(100)를 통해 데이터 프로세싱 및 데이터 흐름을 결정하기 위한 외부장치에 대한 능력을 제공한다.
도 4a는, 펄스코드변조(PCM) 데이터 등과 같은 원시 데이터를 시스템측 라인-분리 IC(100) 및 이로부터 전송하기 위해 이용되는 통신 타이밍 시퀀스를 나타낸 도면이다. 도면에서, 라인 478은 정보가 송신 또는 수신되는 수신 RXD 또는 전송 TXD 핀을 나타낸다. 이러한 타이밍은, 도 4a의 실시예에 대한 로우 논리레벨인 시작비트(471 및 477)와, 도 4a의 실시예에 대한 하이 논리레벨인 정지비트(475 및 479)를 포함한다. 시작비트(471, 477)와 정지비트(475, 479)에 대한 논리레벨은 필요에 따라 선택하면 된다. PCM 데이터는 전화선을 통해 음성정보를 나타내기 위해 이용된다.
상기와 같이 구성된 본 실시예에서, 원시 PCM 데이터는 14비트 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13)가 되도록 설계되는 바, 이러한 14비트 데이터는 PCM 데이터 비트(474; D7~D13)와 PCM 데이터 비트(476; D0~D6)로 나타낸다. 이들 2개 세트의 7비트 데이터는 2개의 8비트 워드의 DSP회로(154A 및 154B)로 송신된 후, 그로부터 송신되게 된다. 각 8비트 워드의 첫번째 비트 470 및 472는 하이/로우 바이트 플레그(flag)이다. 따라서, 도 4a에 나타낸 예에서, 로우 바이트는 첫번째 8비트 워드의 첫번째 비트(470)에서 논리 "0"으로 표시되는 한편, 하이 바이트는 두번째 8비트 워드의 첫번째 비트(472)에서 논리 "1"로 표시된다. 논리 "1"이 로우 바이트를 나타내고 논리 "0"이 하이 바이트를 나타내기를 원한다면, 이들 논리레벨을 반전시킬 수 있다. 또한, 하이 데이터 워드(474)와 로우 데이터 워드(476)는 필요에 따라 스위치 될 수도 있다.
또한, 14비트 PCM 데이터 샘플 크기는 필요에 따라 설계를 변경할 수 있는 특징이 있다. 즉, 데이터 비트의 수 외에, 데이터 워드의 수와 플레그 비트의 수가 필요에 따라 조절될 수 있다. 예컨대, 2개의 데이터 워드 이상이 이용되는 경우라면, 데이터가 해석되는 명령을 확인하기 위해 각 데이터 워드에 다수의 플레그 비트가 이용될 수 있다. 더욱이, 플레그 비트는 외부장치가 데이터 워드의 명령을 추정할 수 있도록 설계하면 제거될 수 있다. 이와 마찬가지로, 만약 시작 및 정지비트도 원한다면 제거될 수 있다. 더욱이, PCM 데이터가 다수의 워드로 분리된 후 동시에 다수의 직렬 입력/출력 핀을 통해 전송되도록 하기 위해 다수의 직렬 입력 핀 또는 다수의 직렬 출력 핀이 이용될 수 있다. 예컨대, 14비트 PCM 데이터의 경우, 7비트 PCM 데이터 워드가 첫번째 직렬 입력/출력 핀을 통해 송신 또는 수신되고 동시에 두번째 7비트 PCM 데이터 워드가 두번째 직렬 입력/출력 핀을 통해 송신 또는 수신된다. 따라서, 이용되는 다수의 핀을 포함하는 데이터 전송프로토콜은 본 발명과 분리되지 않고 필요에 따라 변경될 수 있게 된다.
이같은 기술은 예컨대 비동기의 인터페이스가 원시 PCM 음성 데이터를 송신 및 수신하기 위해 이용될 수 있다. 9.6kHz 샘플률 및 16비트 샘플의 이러한 PCM 음성 데이터를 제공하기 위해서는, 외부장치(202)와 시스템측 라인-분리 IC(100)간 인터페이스(106)를 통해 192kHz 보드(baud)률 이상이 요구된다.
원시 데이터 모드에 들어가기 위해, 모뎀 프로세서(404)에 의해 제공된 모뎀 프로세싱이 바이패스 되도록 시스템측 라인-분리 IC(100)가 명령을 부여할 수 있다. 따라서, 원시 데이터가 인터페이스(106)를 통해 송신 및 수신될 수 있게 된다. 시스템측 라인-분리 IC(100)로부터 외부 마이크로콘트롤러(202)로 원시 데이터의 데이터를 전송함에 있어, 외부 마이크로콘트롤러(202)가 제어신호를 필요로 하지 않고 데이터를 빠르게 처리하는 것으로 추정된다. 외부 마이크로콘트롤러(202)로부터 시스템측 라인-분리 IC(100)로 원시 데이터의 데이터를 전송함에 있어서, 시스템측 라인-분리 IC(100)에 보다 많은 데이터가 준비되어 있으면, 외부 마이크로콘트롤러에 알리기 위해 소거/송신 핀(212)이 이용된다. PCM 데이터 전송에 이용된 프로토콜은 필요에 따라 설계해서 동작될 수 있다.
본 발명은, 이상과 같이 PCM 데이터와 같은 원시 데이터의 전송에 대한 기술이 제공됨으로써, 음성 특징을 가진 삽입된 모뎀을 위한 효과적인 간단한 인터페이스를 달성한다.
도 4b 및 도 4c는 필요에 따라 모뎀 프로세서(404)를 바이패스 하기 위한 각각의 DSP회로 154A 및 154B의 블록도이다.
도 4b는, 본 발명에 따른 통합된 모뎀과 라인-분리 시스템(150)의 시스템측 라인-분리 IC(100)의 수신경로 DSP회로(154A)의 블록도이다. DSP회로(154A)는 디지털 데시메이션(decimation) 필터(402)와, 모뎀 프로세서(404) 및, 멀티플렉서(406)를 포함한다. 수신경로 DSP회로(154A)에 들어가는 데이터(316)는 아날로그/디지털 변환기, 예컨대 ADC 312 또는 ADC 506으로부터 디지털 펄스강도를 변조하는 데이터 포맷이 된다. 디지털 데시메이션 필터(402)는 이러한 디지털 펄스강도변조 데이터를, 예컨대 펄스코드변조(PCM) 데이터로 변환시킨다. 모뎀 프로세서(404)는 모뎀 데이터(414)를 생성하기 위해 이 PCM 데이터를 처리한다. MUX(406)에 인가된 프로그램가능 제어신호(412)에 따라, DSP(154A)로부터의 출력 데이터(314)는 원시 디지털 PCM 데이터(410)나 처리된 모뎀 데이터(414)가 된다.
도 4c는, 본 발명에 따른 모뎀과 라인-분리 시스템의 시스템측 라인-분리 IC(100)의 전송경로 DSP회로(154B)에 대한 블록도이다. DSP회로(154B)는 삽입필터(450; interpolation filter)와, 디지털 변조기(452), 모뎀 프로세서(404) 및, 멀티플렉서(454)를 포함한다. 전송경로 DSP회로(154B)에 들어가는 데이터(314)는 PCM 데이터와 같은 원시 데이터이거나 또는 통신 인터페이스(106)를 통해 제공된 모뎀 데이터가 된다. 만약, 데이터(314)가 모뎀 데이터이면, 모뎀 프로세서(404)는 모뎀 데이터를 모뎀 PCM 데이터(457)로 변환시킨다. 한편, 데이터(458)는 MUX(454)에 인가된 프로그램가능 제어신호(456)에 따라, 원시 PCM 데이터(314)나 또는 처리된 모뎀 PCM 데이터(457)가 된다. 다음에, PCM 데이터(458)는 디지털 펄스강도변조 포맷으로 되는 데이터(316)를 생성하기 위해 삽입필터(450)와 디지털 변조기(452)에 의해 처리된다. 이러한 펄스강도변조 데이터(316)는, 예컨대 DAC 310 또는 DAC 504를 통해 출력된다.
도 5는, 본 발명에 따른 통합된 모뎀과 라인-분리 시스템의 라인측 라인-분리 IC(102)에 대한 실시예의 블록도이다. 라인측 라인-분리 IC(102)는 분리 인터페이스(166)와, DAC(504), ADC(506) 및 라인 인터페이스 회로(508)를 포함한다. 분리 인터페이스는 분리장벽(104)을 가로질러 인터페이스(110)를 통해 데이터를 수신 및 송신한다. 인터페이스 회로(508)는 인터페이스(112)를 가로질러 통신라인으로 데이터를 송신 및 수신한다. DAC(504)는 디지털 펄스강도변조 데이터(510)를 아날로그 데이터(516)로 변환시킨다. ADC(506)는 아날로그 데이터(514)를 디지털 펄스강도변조 데이터(512)로 변환시킨다.
앞에서, 도 1a 및 1b를 참조해서 설명한 바와 같이, 외부 인터페이스(106)는 비동기의 직렬 인터페이스이다. 따라서, 시스템측 라인-분리 IC(100)의 UART(156)는 비동기의 직렬 송수신기가 된다. 그러나, UART가 비동기의 송수신기라 하더라도, 본 발명에 따르면, 동기의 모뎀 전송프로토콜이 UART(156)를 통해 수행될 것이다. 예컨대, 그와 같은 타입의 동기의 모뎀 전송프로토콜은 HDLC(high-level data link control) 프로토콜이다. HDLC 프로토콜에서, 데이터 및 제어정보가 프레임되어 통상 동기의 직렬 또는 병렬 외부 인터페이스를 가로질러 전송된다. 따라서, 통상적인 종래의 접근방식에 있어서, 동기의 직렬 또는 병렬 외부 인터페이스에 제공된 정보는 모뎀 DSP의 마이크로콘트롤러 내에 포함된 HDLC 프레이밍 회로에 동기의 방식으로 제공된다.
이상과 같은 본 발명에 따르면, UART(156)가 비동기의 직렬 송수신기일 지라도 HDLC 프로토콜의 데이터 및 제어정보는, UART(156)를 통해 TXD 및 RXD 핀에 제공된다. 따라서, 직렬 모뎀 프로토콜의 전송 및 수신 데이터 전달은 비동기의 직렬 인터페이스를 통해 수행된다. 또, HDLC 프레이밍은 도 1b에 나타낸 바와 같이 UART(156)에 결합된 마이크로콘트롤러(151) 내에서 수행된다.
한편, HDLC 프로토콜(또는 다른 동기 프로토콜)은 명령 모드 동안에 직렬 인터페이스를 통해 송신된 명령을 사용하여 시스템측 라인-분리 IC의 레지스터의 적절한 플레그를 설정함으로써 선택된다. 또, 외부 마이크로콘트롤러 또는 다른 외부 인터페이스 회로(도 2a의 마이크로콘트롤러(202)와 같은)는, 이제 상술한 8비트 워드나 9비트 워드 포맷을 이용해서 UART를 가로질러 데이터를 송신/수신한다. 다음에, 시스템측 라인-분리 IC(100)는 데이터를 HDLC 포맷으로 프레이밍을 시작한다. 외부 마이크로콘트롤러(202)로부터 데이터를 이용할 수가 없으면, HDLC 플레그 패턴이 통신라인(112)으로 반복적으로 송신된다. 이와 달리, 데이터를 이용할 수 있다면, 시스템측 라인-분리 IC(100)는 프레임에 걸쳐 CRC(cyclical redundancy checking) 코드를 계산하고 그 데이터를 HDLC 프로토콜에 따라 송신한다. HDLC 모드(또는 다른 동기 프로토콜)로 되어 있으면, RXD 핀을 통해 UART로 송신된 정보의 데이터 흐름 제어는, 시스템측 라인-분리 IC(100)가 정보를 수용할 준비가 되어 있을 때를 소거/송신 핀 CTS가 표시하게 되는 통상적인 비동기 흐름 제어와 마찬가지 방식으로 송신한다.
도 6a는, HDLC 모드동안 RXD 핀에 데이터 전달을 나타내는 타이밍도이다. 도 6a에 나타낸 바와 같이, 외부 인터페이스 회로는 시간 602에서 시작하는 프레임(N)과 시간 604에서의 프레임(N+1)을 제공한다. 양쪽 시간 602 및 604에서, 라인은 시스템측 라인-분리 IC(100)가 정보를 수용할 준비가 되어 있는 것을 나타내기 위해 로우(low)된다. 한편, 시스템측 라인-분리 IC가 추가 정보를 수용할 준비는 되어 있지만(시간 608과 같은) RXD 핀을 통해 UART에 의해 워드가 수신되지 않으면, 시스템측 라인-분리 IC는 이를 프레임의 종단으로 인식해서, 신호를 변경하고서, CRC 코드를 계산/송신할 수 있게 된다. 따라서, 시스템측 라인-분리 IC는 잠시 동안 프레임 데이터가 수신되지 않게 됨에 따라 프레임 이벤트의 종단을 결정한다. 도 6a에 나타낸 바와 같이, 프레임의 종단은 시간 609에서 검출된다. 다음에, HDLC CRC 정보는, 프레임의 종단이 결정된 후 시스템측 라인-분리 IC(100)로부터 통신라인(112)으로 송신된다. 또한, 상기 신호는 시스템측 라인-분리 IC(100)가 RXD 핀에 데이터를 수용할 준비가 되었는 지를 다시 표시하기 위해 시간 610에서 다시 변경된다.
비동기의 직렬 TXD 핀으로부터 외부 인터페이스 회로(마이크로콘트롤러(202)와 같은)로 HDLC 데이터(또는 다른 동기 프로토콜의 데이터)를 전송할 때, 종단의 프레임 정보는 다른 방식으로 외부 인터페이스 회로에 표시된다. 한 가지 접근방식에서는, 통상적인 제어 핀은 종단 프레임(EOFR; end of frame)의 표시기로 이용된다. 예컨대, 도 1b에 나타낸 바와 같이, GPIO1 핀은 HDLC 모드일 때 EOFR 표시기로 이용된다. 따라서, 외부 인터페이스 회로는 HDLC 종단 프레임이 발생될 때를 결정하기 위해 GPIO1을 모니터 한다. 또 다른 접근방식으로는, 8 데이터 비트가 9비트 워드 포맷으로 이용되면, 9번째 제어비트는 EOFR 이벤트를 표시하기 위해 이용된다. 여기서, 9번째 비트는 에스케이프 기능과 관련하여 앞에서 설명한 바와 같은 동일한 비트로 된다. 따라서, RXD 핀에서 데이터를 수신하면, 9번째 비트는 에스케이프 기능을 나타내고, TXD 핀에서 데이터(HDLC 또는 다른 비동기 프로토콜의)를 전송하면, 9번째 비트는 EOFR 이벤트를 나타낸다.
따라서, 동기 정보는, 외부 인터페이스 회로에 동기의 타이밍 정보를 제공하게 됨으로써 비동기의 직렬 UART로 송신하거나 비동기의 직렬 UART로부터 비동기의 인터페이스로 송신된다. 이러한 타이밍 정보를 제공하기 위해 앞에서 든 두가지 접근방식은 분리된 핀의 이용이나 데이터 워드와 조합된 추가 비트가 이용될 수도 있다. 예컨대, CTS 핀은 데이터가 RXD 핀으로 송신될 때의 타이밍 정보를 나타내고, GPIO1 핀은 데이터가 TXD 핀으로부터 송신될 때의 타이밍 정보를 나타내며 또 n비트 워드 포맷의 표시 비트는 데이터가 TXD 핀으로부터 송신될 때의 타이밍 정보를 나타낸다. 상기 타이밍 정보를 제공하기 위한 접근방식은 앞에서 든 방식에 한정되지 않고 또 다른 접근방식을 이용할 수도 있다.
TXD 핀으로 전송되는 HDLC 정보를 통신라인(112)으로부터 수신하기 위해 시스템측 라인-분리 IC(100)는 상기 통신라인(112)에 연결되고(분리장벽(104) 및 라인측 라인-분리 IC(102)를 통해), 상기 시스템측 라인-분리 IC(100)는 HDLC 플레그 데이터를 검출한다. 플레그 데이터가 검출되지 않으면, CRC 계산을 시작하고 데이터를 UART로부터 TXD 핀으로 송신한다. TXD 핀으로 데이터를 전송하기 위한 타이밍도가 도 6b에 나타나 있다. 시스템측 라인-분리 IC(100)가 통신라인(112)으로부터 수신하고 TXD 핀으로 전송되는 데이터가 도 6b에 시간 620으로 나타나 있다. 정지 플레그가 시스템측 라인-분리 IC(100)에 의해 통신라인(112)로부터 수신되면, 2개의 CRC 바이트가 도 6b에 나타낸 바와 같이 TXD 핀으로 전송된다. 다음에, EOFR 핀 또는 9비트 워드 포맷의 비트 9(또는 몇몇 다른 표시 비트)는 종단의 프레임 이벤트를 표시하기 위해 시간 622로 나타낸 바와 같이 하이상태로 변경된다. EOFR 핀 또는 비트 9가 하이로 되어 있는 동안, 프레임 결과 워드와 같은 제어워드가 시간 624로 나타나 있는 것과 같이 전송된다. 프레임 결과 워드는 정확한 CRC를 갖는 완성된 HDLC 프레임의 발생, CRC 에러를 갖는 완성된 HDLC 프레임의 발생, 중지된 HDLC 프레임의 발생, 또는 몇몇 다른 프레이밍 결과를 표시한다. 따라서, 데이터는 TXD 핀으로 비동기적으로 송신되고, EOFR 핀(또는 비트 9)이 로우이면 데이터는 정확한 프레임 데이터이고, EOFR 핀((또는 비트 9)이 하이이면 데이터는 프레임 결과 데이터이다.
이와 같은 외부 인터페이스 회로로의 프레임 결과 워드의 송신으로 말미암아 HDLC 프레임의 상태를 결정하기 위해 시스템측 라인-분리 IC 내의 레지스터를 독출하기 위한 외부 인터페이스 회로의 필요성이 없어지게 된다. 또한, HDLC 정지 플레그가 검출된 후 프레임 결과 워드가 송신됨에 따라 TXD 핀에 데이터가 전송될 필요가 없을 때 비동기의 직렬 인터페이스를 통해 프레임 결과 워드가 제공된다.
한편, 본 발명은 이상 설명한 실시예에 한정되지 않고, 본 발명의 목적 및 배경을 벗어나지 않는 범위 내에서 여러 가지로 변형해서 실시할 수 있음은 물론이다.

Claims (41)

  1. 선택적 모뎀 프로세싱을 위한 집적된 모뎀과 라인-분리회로에 있어서,
    외부 시스템측 회로와 용량성 분리장벽 사이에서 디지털 정보를 전달하기 위해 용량성 분리장벽에 결합될 수 있는 시스템측 라인-분리 집적회로와,
    시스템측 라인-분리 집적회로 내에 포함됨과 더불어, 분리장벽에 연결될 수 있는 분리 인터페이스와,
    시스템측 라인-분리 집적회로 내에 포함됨과 더불어, 외부 시스템측 집적회로에 연결될 수 있는 통신 인터페이스와,
    모뎀 데이터를 위한 모뎀 프로세서와 시스템측 회로를 위한 디지털 프로세서를 갖춤과 더불어, 시스템측 라인-분리 집적회로 내에 포함되어 분리 인터페이스와 통신 인터페이스 사이에 결합되는 디지털신호 처리(DSP)회로 및,
    모뎀 프로세서를 바이패스하기 위한 DSP 회로 내의 회로를 갖추어 이루어지되,
    상기 DSP 회로가,
    모뎀 프로세서를 포함하는 분리 인터페이스와 통신 인터페이스 사이의 제1데이터 경로와,
    모뎀 프로세서를 배제하는 분리 인터페이스와 통신 인터페이스 사이의 제2데이터 경로를 더 갖추고,
    상기 DSP 회로 내의 회로는,
    모뎀 프로세서를 포함하는 제1데이터 경로로부터의 출력 및 제2데이터 경로로부터의 출력에 결합된 선택회로와,
    선택회로에 결합되어, 제1데이터 경로로부터의 출력 또는 제2데이터 경로로부터의 출력이 선택회로로부터의 출력인가를 결정하는 제어신호를 갖도록 구성된 것이고,
    제1데이터 경로의 모뎀 프로세서로부터의 모뎀 데이터 또는 제2데이터 경로로부터의 원시 음성 데이터가 통신 인터페이스와 분리 인터페이스 사이의 DSP 회로를 통해 선택적으로 통신될 수 있도록, 상기 시스템측 라인-분리 집적회로가 모뎀 프로세싱 모드와 음성 프로세싱 모드 사이에서 선택될 수 있는 동작 모드를 가진 단일의 시스템측 집적회로를 제공할 수 있게 구성된 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  2. 제1항에 있어서, 라인측 라인-분리 집적회로가 더 갖춰지고서, 상기 라인측 라인-분리 집적회로와 상기 시스템측 라인-분리 집적회로가 분리장벽을 통해 상호 디지털 정보를 전달할 수 있도록 용량성 분리장벽에 결합될 수 있도록 된 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  3. 제2항에 있어서, 상기 시스템측 라인-분리 집적회로와 상기 라인측 라인-분리 집적회로가 전화선 직접-액세스-배열 기능을 제공하도록 된 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  4. 제1항에 있어서, 상기 디지털 프로세서가, 통신라인으로부터 분리장벽을 가로질러 수신된 디지털 데이터를 위한 디지털 필터와, 통신라인으로 분리장벽을 가로질러 전송된 디지털 데이터를 위한 디지털 변조기를 구비한 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  5. 제2항에 있어서, 상기 라인측 라인-분리 집적회로가, 시스템측 라인-분리 집적회로로부터 분리장벽을 통해 수신된 디지털 데이터를 위한 디지털/아날로그 변환회로와, 통신라인으로부터 수신된 아날로그 정보를 위한 아날로그/디지털 변환회로를 구비한 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  6. 제1항에 있어서, 상기 시스템측 라인-분리 직접회로가, 복수의 사용자 프로그램 가능한 입력/출력 핀을 더 구비한 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  7. 제1항에 있어서, 상기 원시 데이터가 펄스코드변조(PCM) 데이터인 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  8. 제7항에 있어서, 통신 인터페이스가, PCM 데이터를 수신하기 위한 적어도 하나의 직렬 입력 핀과, PCM 데이터를 송신하기 위한 적어도 하나의 직렬 출력 핀을 구비한 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  9. 제7항에 있어서, 상기 PCM 데이터가, M비트 PCM 데이터가 전달될 때 다수의 N비트 데이터 워드로 균등하게 분리된 M비트 PCM 데이터로 이루어진 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  10. 제9항에 있어서, X비트 제어워드가 상기 각 N비트 PCM 데이터 워드와 함께 송신 또는 수신되도록 구성되고서, 상기 X비트 제어워드는 상기 N비트 PCM 데이터 워드가 M비트 PCM 데이터를 형성하기 위해 어떻게 조합되는지를 확인하도록 된 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  11. 제1항에 있어서, 상기 용량성 분리장벽에 결합되도록 채용된 시스템측 라인-분리 집적회로 내의 분리 인터페이스와,
    아날로그 입력 및,
    이 아날로그 입력과 상기 분리 인터페이스 및 DSP회로에 결합됨과 더불어, 상기 아날로그 입력과 분리 인터페이스 및 DSP회로 간의 데이터 흐름을 결정하는 제어신호를 가진 경로 제어회로를 더 구비한 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  12. 제11항에 있어서, 상기 경로 제어회로에 결합되는 아날로그 출력을 더 구비하고서, 상기 제어신호가 상기 아날로그 입력, 아날로그 출력, 분리 인터페이스 및 DSP회로 간의 데이터 흐름을 결정하도록 된 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  13. 제11항에 있어서, 상기 제어신호는, 데이터가 DSP회로로부터 분리 인터페이스로 제1경로를 따라 흐르는 한편, 분리 인터페이스로부터 DSP회로로 제2경로를 따라 흐르도록 동작의 데이터 모드를 결정하도록 된 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  14. 제13항에 있어서, 상기 제1경로 및 제2경로가 모두 데이터 신호의 아날로그 모니터링을 제공하기 위해 아날로그 출력에 연결된 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  15. 삭제
  16. 제1항에 있어서, 상기 모뎀 프로세서는 입력으로서 펄스코드변조(PCM) 데이터를 수신하는 것이고, 상기 분리된 데이터 경로는 PCM 데이터로 이루어지고, 상기 선택회로는 상기 제어신호에 따라 상기 모뎀 프로세서로부터의 모뎀 데이터 또는 상기 분리된 데이터 경로로부터의 PCM 데이터를 출력하는 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  17. 제16항에 있어서, 상기 PCM 데이터는 통신라인으로부터 용량성 분리장벽을 가로질러 수신되는 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  18. 제1항에 있어서, 상기 통신 인터페이스가 비동기 직렬 포트를 구비하고, 상기 시스템측 회로는 비동기의 직렬 통신 인터페이스 포트를 통해 동기의 모뎀 전송프로토콜의 데이터를 전달하도록 구성된 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  19. 제18항에 있어서, 상기 동기의 모뎀 전송프로토콜이 HDLC 프로토콜인 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  20. 라인-분리와 선택적 모뎀 데이터 프로세싱을 통합하기 위한 방법에 있어서,
    용량성 분리장벽에 결합된 분리 인터페이스와, 외부 시스템측 회로에 결합된 통신 인터페이스 및, 분리 인터페이스와 통신 인터페이스 사이에 결합되며 모뎀 프로세서를 갖춘 디지털신호 처리기(DSP)를 포함함과 더불어, 외부 시스템측 회로와 용량성 분리장벽 사이에서 디지털 데이터를 통신할 수 있는 시스템측 라인-분리 집적회로를 갖추는 단계와,
    DSP 내의 제1데이터 경로에서, 용량성 분리장벽을 가로질러 송신 또는 수신된 디지털 데이터를 모뎀 프로세서를 사용하지 않고 처리하는 단계,
    DSP 내의 제2데이터 경로에서, 용량성 분리장벽을 가로질러 송신 또는 수신된 디지털 데이터를 모뎀 프로세서를 사용하여 처리하는 단계,
    용량성 분리장벽을 가로질러 통신라인으로 송신되는 데이터를 수신하거나 또는 통신라인으로부터 외부 시스템측 집적회로로 용량성 분리장벽을 가로질러 수신된 데이터를 송신하기 위해, 통신 인터페이스를 통해 외부 시스템측 집적회로와 통신하는 단계,
    모뎀 프로세서를 바이패스하기 위해, 모뎀 프로세서를 사용하는 제1데이터 경로로부터의 출력 및 모뎀 프로세서를 배제하는 제2데이터 경로로부터의 출력에 결합된 DSP 내의 선택회로를 이용하는 단계 및,
    모뎀 프로세서를 이용하는 제1데이터 경로로부터의 출력이나 또는 DSP 내의 선택회로에 인가된 제어신호에 따라 모뎀 프로세서를 이용하지 않는 제2데이터 경로로부터의 출력을 선택함으로써, DSP를 위한 출력을 생성하는 단계를 구비하여 이루어진 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  21. 제20항에 있어서, 상기 디지털신호 프로세서가, 통신라인으로부터 상기 용량성 분리장벽을 가로질러 수신된 디지털 데이터를 처리하기 위한 디지털 필터와, 상기 통신라인으로 상기 용량성 분리장벽을 가로질러 전송된 디지털 데이터를 처리하기 위한 디지털 변조기를 구비하여 이루어진 것임을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  22. 제20항에 있어서, 라인측 라인-분리 집적회로를 제공하는 단계와, 용량성 분리장벽을 통해 상기 라인측 라인-분리 집적회로와 시스템측 라인-분리 집적회로간 디지털 정보를 전달하는 단계를 더 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  23. 제22항에 있어서, 상기 시스템측 라인-분리 집적회로와 라인측 라인-분리 집적회로가, 전화선 직접-액세스-배열 기능을 제공하도록 된 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  24. 제22항에 있어서, 상기 용량성 분리장벽을 가로질러 디지털 정보를 송신하기 전에 통신라인으로부터의 아날로그 정보를 디지털 정보로 변환시키는 단계와, 상기 통신라인으로 아날로그 정보를 송신하기 전에 상기 용량성 분리장벽으로부터 수신된 디지털 정보를 아날로그 정보로 변환시키는 단계를 더 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  25. 제20항에 있어서, 상기 용량성 분리장벽에 결합되도록 채용된 시스템측 라인-분리 집적회로 내에 분리 인터페이스 회로를 제공하는 단계와,
    아날로그 입력을 제공하는 단계 및,
    이 아날로그 입력과 분리 인터페이스 회로 및 DSP회로 간의 데이터 흐름을 제어하는 단계를 더 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  26. 제25항에 있어서, 아날로그 출력을 제공하는 단계를 더 구비하고서, 상기 제어단계가 상기 아날로그 입력과 아날로그 출력, 분리 인터페이스 및 DSP회로 간의 데이터 흐름을 제어하도록 된 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  27. 제25항에 있어서, 상기 제어단계가, 동작의 데이터 모드를 제공하기 위해 데이터가 DSP회로로부터 분리 인터페이스 회로로 흐르게 함과 더불어 분리 인터페이스 회로로부터 DSP회로로 흐르게 하도록 하는 단계를 구비한 것임을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  28. 제20항에 있어서, 모뎀 프로세서로부터의 모뎀 데이터 또는 디지털 프로세서로부터의 원시 데이터를 통신 인터페이스를 통해 선택적으로 전달하는 단계를 더 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  29. 제28항에 있어서, 상기 원시 데이터가 펄스코드변조(PCM) 데이터인 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  30. 제29항에 있어서, 상기 PCM 데이터가, M비트 PCM 데이터가 전송될 때 다수의 데이터 워드로 분리된 M비트 PCM 데이터로 이루어진 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  31. 제30항에 있어서, 상기 M비트 PCM 데이터가 다수의 N비트 데이터 워드로 균등하게 분리된 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  32. 제31항에 있어서, 각 N비트 PCM 데이터 워드와 함께 X비트 제어워드를 송신 또는 수신하는 단계를 더 구비하고, 상기 X비트 제어워드가 N비트 PCM 데이터 워드가 M비트 PCM 데이터를 형성하기 위해 어떻게 조합되는지를 확인하도록 된 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  33. 제20항에 있어서, 인터페이스에 외부 직접회로에 대한 시스템측 라인-분리 직접회로 사이의 비동기 직렬 인터페이스가 갖추어지고, 비동기 직렬 인터페이스를 통해 비동기 모뎀 송신 프로토콜로 포맷된 데이터를 전달하는 단계를 더 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  34. 제20항에 있어서, 상기 모뎀 프로세서가 입력으로서 펄스코드변조(PCM) 데이터를 수신하고, 상기 분리된 데이터 경로는 PCM 데이터로 이루어지며, 상기 발생단계가 상기 모뎀 프로세서로부터의 모뎀 데이터나 또는 상기 분리된 데이터 경로로부터의 PCM 데이터를 선택하도록 된 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  35. 제34항에 있어서, 상기 PCM 데이터가 통신라인으로부터 용량성 분리장벽을 가로질러 수신되는 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  36. 제20항에 있어서, 시스템측 라인-분리 회로를 위해 복수의 사용자 프로그램 가능한 입력/출력 핀을 제공하는 단계를 더 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  37. 제33항에 있어서, 상기 동기의 모뎀 전송프로토콜이 HDLC 프로토콜인 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  38. 제1항에 있어서, 모뎀 바이패스 회로가, 제어 신호에 기초하여 모뎀 프로세서로부터 데이터 또는 원시 데이터를 출력하는 멀티플렉서를 포함하는 수신경로 DSP 회로를 구비한 것을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  39. 제1항에 있어서, 모뎀 바이패스 회로가, 제어 신호에 기초해서 모뎀 프로세서로부터의 데이터 또는 원시 데이터를 출력하는 멀티플렉서를 포함하는 송신경로 DSP 회로를 구비한 것임을 특징으로 하는 집적된 모뎀과 라인-분리회로.
  40. 제20항에 있어서, 모뎀 바이패스 회로가, 제어신호에 기초해서 모뎀 프로세서로부터의 데이터 또는 원시 데이터를 출력하는 멀티플렉서를 포함하는 수신 경로 DSP 회로를 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
  41. 제20항에 있어서, 모뎀 바이패스 회로가, 제어신호에 기초해서 모뎀 프로세서로부터의 데이터 또는 원시 데이터를 출력하는 멀티플렉서를 포함하는 송신 경로 DSP 회로를 구비한 것을 특징으로 하는 라인-분리와 선택적 모뎀 데이터 프로세싱의 통합방법.
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