KR100492694B1 - 락 플래시 셀 문턱전압 보상 회로를 갖는 플래시 메모리장치 - Google Patents
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Abstract
본 발명에 따른 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치는 선택된 메인 플래시 셀이 연결된 비트 라인의 전압과 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 비교하여 비교결과를 출력하는 비교수단과, 비교수단으로부터 출력된 비교결과에 따라 선택되는 락 플래시 셀의 개수를 결정하는 락 리드 제어수단과, 비교수단으로부터 출력된 비교결과에 따라 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 선택적으로 출력하는 락 버스 제어수단을 포함하여, 소거 동작 후에 발생되는 락 플래시 셀과 메인 플래시 셀의 문턱전압 특성 차이를 보상하기 위해 더미 락 플래시 셀들을 락 플래시 셀의 문턱전압이 메인 플래시 셀의 문턱전압보다 낮아질 때까지 추가적으로 연결하여 추가적인 소거 동작 시간이 필요하지 않기 때문에 테스트 시간을 줄일 수 있다.
Description
본 발명은 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 소거 동작 후에 락 셀(lock cell)의 문턱전압(threshol voltage)을 보상하는 회로를 포함하는 플래시 메모리 장치에 관한 것이다.
일반적인 플래시 메모리 장치는 기억 용량을 증가시키기 위해, 각 감지 증폭기와 연결되는 각 쌍의 비트 라인들이 각 워드 라인과 교차하는 교차점에 메모리 셀이 배치되어야 한다.
그러나 이런 경우에는 페이지 소거(page erasing) 후 프로그래밍이 수행될 때 하나의 선택된 워드라인과 연결된 메모리 셀들이 모두 소거되기 때문에, 감지 증폭기들은 2사이클에 걸쳐 외부 데이터를 래치해야 하며, 첫 번째 사이클에서 래치된 외부 데이터가 소거된 메모리 셀들의 절반의 메모리 셀들에 프로그램되어야 하고, 이어지는 사이클에서 래치된 외부 데이터가 나머지 절반의 메모리 셀들에 프로그램 되어야 한다. 이러한 2사이클에 걸친 데이터 래치 동작들 즉, 데이터 로딩(data loading) 동작들은 프로그래밍 시간의 증가를 초래한다.
특히, 하나의 워드라인과 연결된 복수개의 메모리 셀들 중에 데이터의 보존을 요구하는 메모리 셀들이 존재하는 경우 소거 동작 전에 이들의 데이터는 외부로 독출되어야 하고, 소거 동작 후에는 그들이 재기입(re-write)되어야 한다.
페이지 버퍼들에 의해 래치된 데이터의 프로그래밍시, 프로그래밍되지 않은 메모리 셀들과 연결된 비트 라인들 상에 이 메모리 셀들의 프로그래밍을 방지하는 프로그래밍 방지(programming inhibition) 수단이 제공될 필요가 있다.
프로그래밍 모드 동안, 사용자가 특정 메모리 셀에 기입된 데이터가 소거되지 않도록 그것을 보호하고자 희망하는 경우가 발생한다. 예를 들면, 소거 동작의 수행이 없음에도 불구하고, 전원 전압 레벨의 급격한 변화 혹은 외부의 노이즈 등으로 인해서, 메모리 장치의 오동작으로 인해 데이터가 파괴되지 않도록 미연에 방지하는 것이 필요하다. 이를 위해 선택된 메모리 셀의 데이터가 파괴되는 것을 방지하기 위한 소거 락(erase lock) 기능이 제안된다.
도 1은 종래 기술에 따른 플래시 메모리 장치를 나타낸 도면이다.
종래의 소거 락 기술에서는, 메모리 셀 어레이(1)의 워드 라인들에 각각 대응하도록 락커블 셀들(lockable cells)을 포함하는 락 셀 어레이(2)를 배치하고, 해당 워드 라인에 연결된 메모리 셀에 저장된 데이터가 메인 센스앰프(3)에 의해 감지 및 증폭되는 동작들을 라커블 셀에 저장된 락 정보(lock information) 또는 언락 정보(unlock information)에 의해 제어하도록 구성한다.
즉, 해당하는 워드라인이 선택되면, 락 리드 인에이블 신호 LREN가 활성화되어 락 리드 제어부(4)가 인에이블 되고, 락 셀 어레이(2)의 락 워드라인 LWL을 활성화 하여 락 셀 LC0∼LCm에 저장된 락 정보 LCS0∼LCSm가 락 제어부(5)로 출력된다.
락 제어부(5)는 락 리드 인에이블 신호 LREN에 따라 해당하는 락 정보 LCS0∼LCSm를 락 센스앰프(6)로 출력한다.
락 센스앰프(6)는 락 제어부(5)에 의해 전송된 락 정보 LCS0∼LCSm를 감지 증폭하여 메인 센스앰프(3)를 제어한다.
이때, 락된(locked) 락 셀 LC0의 상태를 오프 셀(off-cell) 상태, 즉 프로그램된 상태라고 칭하고, 언락된(unlocked) 팍 셀 LC0의 상태를 온 셀(on-cell) 상태, 즉 소거된 상태라고 칭할 때, 선택된 락 셀 LC0이 오프 셀 상태에 있으면, 락 센스 앰프(6)에 의해 증폭된 신호 CON에 따라 해당 워드라인 WL0이 소거 락된(erase-locked) 것으로 판단하여 메인 센스앰프(3)가 동작하지 않도록 제어한다.
이와는 달리, 선택된 락 셀 LC0이 온 셀 상태에 있으면 해당 워드라인 WL은 소거 언락된(erase-unlocked) 상태에 있으므로 해당 워드라인 WL0에 연결된 메인 셀 MC0은 프로그램될 수 있다.
종래 기술에 따른 임베디드 플래시 메모리 장치(embedded flash memory device)에 있어서 메인 플래시 셀(main flash cell)은 락 플래시 셀(lock flash cell) LC0∼LCm보다 소거 동작 시 동시에 많은 전자들이 빠져나가므로 소거 동작 후 메인 플래시 셀과 락 플래시 셀 LC0∼LCm의 문턱 전압 특성이 다르게 나타나기 때문에, 실제의 동작을 위해서는 락 플래시 셀 LC0∼LCm을 동작 전압까지 계속 소거 동작을 수행해야 한다.
이것은 메인 플래시 셀을 액세스하기 이전에 락 플래시 셀 LC0∼LCM에 저장된 데이터를 먼저 읽어서 메인 플래시 셀을 액세스해야 할지를 결정하기 때문이고, 락 플래시 셀 LC0∼LCM이 프로그램 되어 있으면, 메인 플래시 셀을 액세스 가능하다는 것을 뜻한다.
동작 전압 내에서 락 플래시 셀 LC0∼LCM이 소거 동작이 수행되지 않을 경우 메인 플래시 셀을 액세스 할 수 없기 때문에 동작 전압까지 락 플래시 셀을 계속 소거 동작을 수행해야 한다.
이러한 경우 소거 시간이 길어져서 락 플래시 셀 LC0∼LCM의 문턱 전압을 낮추면 메인 플래시 셀이 과 소거 현상(over erase)이 나타나서, 즉 플로우팅 게이트로부터 전자가 너무 많이 빠져나가서 정상적인 플래시 셀로써 동작하지 못하게 되어 정상적인 동작을 할 수 없는 문제점이 발생한다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 메인 플래시 셀과 메인 플래시 셀의 데이터 보호를 위해 사용되는 락 플래시 셀의 소거 동작 후의 문턱 전압의 특성의 차이를 보상할 수 있는 락 플래시 셀의 문턱전압 보상회로를 갖는 플래시 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치는, 복수의 플래시 메모리 셀들을 포함하는 메인 플래시 셀 어레이; 상기 플래시 메모리 셀에 저장된 데이터를 증폭하여 데이터 버스로 출력하는 복수의 센스앰프; 메인 플래시 셀에 저장된 데이터를 보호를 위해 사용되는 복수의 락 플래시 셀들을 포함하는 락 플래시 셀 어레이; 상기 선택된 메인 플래시 셀이 연결된 비트 라인의 전압과 상기 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 비교하여 비교결과를 출력하는 비교수단; 상기 비교수단으로부터 출력된 비교결과에 따라 상기 선택되는 락 플래시 셀의 개수를 결정하는 락 리드 제어수단; 상기 비교수단으로부터 출력된 비교결과에 따라 상기 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 선택적으로 출력하는 락 버스 제어수단; 및 상기 락 버스 제어수단으로부터 전송된 전압을 감지 증폭하여 상기 메인 센스앰프를 제어하는 제어신호를 출력하는 락 센스앰프를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 플래시 메모리 장치를 나타낸 블록 도면이다.
플래시 메모리 장치는, 메인 메모리 셀 어레이(10), 락 셀 어레이(20), 메인 센스앰프(30), 락 리드 제어부(40), 락 버스 제어부(50), 락 센스앰프(60) 및 비교부(70)를 포함한다.
메인 메모리 셀 어레이(10)는 복수개의 메인 플래시 셀들로 구성되고, 메인 센스앰프(30)는 메인 메모리 셀 어레이(10)의 선택된 메인 플래시 셀에 저장된 데이터를 감지 증폭하여 데이터 버스 DB로 전송한다.
도 3은 도 2에 도시된 락 셀 어레이의 상세 회로를 나타낸 도면이다.
락 셀 어레이(20)는 락 워드라인 LWL에 연결된 복수개의 락 플래시 셀들 LC0∼LCm과, 더미 락 플래시 셀 어레이(21)를 포함한다. 더미 락 플래시 셀 어레이(21)는 복수개의 더미 락 워드라인 DLWL0∼DLWLm의 각각에는 복수개의 더미 락 플래시 셀 DLC00∼DLCmm을 포함한다.
비교부(70)는 선택된 메인 플래시 셀에 저장되어 출력된 데이터 값과 락 플래시 셀 LC0에 프로그램 되어 출력된 데이터 값을 비교하여 락 플래시 셀 LC0의 문턱전압 값이 메인 플래시 셀의 문턱전압 값보다 낮아질 때까지 인에이블 신호 EN를 활성화시킨다.
락 버스 제어부(50)는 락 리드 인에이브 신호 LREN 및 인에이블 신호 EN에 따라 활성화되어 락 정보 LCS0를 락 센스앰프(60)로 전송한다.
락 센스앰프(60)는 락 버스 제어부(50)에 의해 전송된 락 정보 LCS0∼LCSm를 감지 증폭하여 메인 센스앰프(30)를 제어한다.
동일한 시간의 소거 동작 후 메인 플래시 셀의 문턱전압과 락 플래시 셀과 비교하여 락 플래시 셀의 문턱전압이 메인 플래시 셀보다 낮아질 때까지 더미 락 플래시 셀 DLC00∼DLCmm의 개수를 증가시킨다. 즉, 더미 락 워드라인 DLWL0∼DLWLm의 활성화 개수를 증가시킨다.
여기서, 소거 동작은 종래 기술과 동일한 방식으로 진행되며, 리드 기능을 수행할 때 메인 플래시 셀과 락 플래시 셀의 문턱 전압 값을 비교부(70)에서 비교하고, 그 비교된 값이 락 플래시 셀의 문턱 전압 값이 메인 플래시 셀의 문턱전압 값보다 낮아지면, 비교부(70)는 인에이블 신호 EN를 활성화 시켜, 현재 출력되는 락 플래시 셀의 락 정보 LCS를 락 센스앰프(60)가 증폭하여 메인 센스앰프(30)를 제어한다.
동일한 시간동안 메인 플래시 셀과 락 플래시 셀에 대해 소거 동작을 수행한 후에 락 플래시 셀의 문턱전압이 메인 플래시 셀의 문턱전압보다 높으면 비교기(70)에 의해 감지된 인에이블 신호 EN에 따라 락 리드 제어부(40)가 더미 락 워드라인 DLWL0∼DLWLm의 활성화 개수를 증가시켜 선택되는 더미 락 플래시 셀 DLC00∼DLCmm의 개수를 증가시킨다.
이상에서 살펴본 바와 같이, 본 발명에 따른 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치는, 소거 동작 후에 발생되는 락 플래시 셀과 메인 플래시 셀의 문턱전압 특성 차이를 보상하기 위해 더미 락 플래시 셀들을 락 플래시 셀의 문턱전압이 메인 플래시 셀의 문턱전압보다 낮아질 때까지 추가적으로 연결하도록 설계하여 추가적인 소거 동작 시간이 필요하지 않기 때문에 테스트 시간을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 플래시 메모리 장치를 나타낸 블록도.
도 2는 본 발명에 따른 플래시 메모리 장치를 나타낸 블록도.
도 3은 도 2에 도시된 락 셀 어레이를 나타낸 상세 회로도.
Claims (4)
- 복수의 플래시 메모리 셀들을 포함하는 메인 플래시 셀 어레이;상기 플래시 메모리 셀에 저장된 데이터를 증폭하여 데이터 버스로 출력하는 복수의 센스앰프;메인 플래시 셀에 저장된 데이터를 보호를 위해 사용되는 복수의 락 플래시 셀들을 포함하는 락 플래시 셀 어레이;상기 선택된 메인 플래시 셀이 연결된 비트 라인의 전압과 상기 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 비교하여 비교결과를 출력하는 비교수단;상기 비교수단으로부터 출력된 비교결과에 따라 상기 선택되는 락 플래시 셀의 개수를 결정하는 락 리드 제어수단;상기 비교수단으로부터 출력된 비교결과에 따라 상기 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 선택적으로 출력하는 락 버스 제어수단; 및상기 락 버스 제어수단으로부터 전송된 전압을 감지 증폭하여 상기 메인 센스앰프를 제어하는 제어신호를 출력하는 락 센스앰프를 포함하는 것을 특징으로 하는 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 락 플래시 셀 어레이는, 복수개의 더미 락 플래시 셀을 포함하는 더미 락 플래시 셀 어레이를 포함하는 것을 특징으로 하는 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치.
- 제 2 항에 있어서,상기 더미 락 플래시 셀 어레이는 복수개의 더미 락 워드라인에 상기 일정수의 더미 락 플래시 셀이 각각 연결되는 것을 특징으로 하는 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치.
- 제 3 항에 있어서,상기 락 리드 제어수단은, 상기 비교 결과에 따라 선택되는 상기 더미 락 워드라인의 개수를 결정하는 것을 특징으로 하는 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치.
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Patent Citations (4)
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| KR20030029074A (ko) * | 1999-02-08 | 2003-04-11 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 |
| KR20010037589A (ko) * | 1999-10-19 | 2001-05-15 | 박종섭 | 플래쉬 메모리 셀의 소거 방법 |
| KR20020056204A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 플래쉬 메모리 소자의 포스트 프로그램 검증 회로 |
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