KR100487515B1 - 이이피롬 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 저전압 MOS 트렌지스터 형성 영역, 고전압 MOS 트렌지스터 형성 영역 및 EEPROM 셀 형성 영역이 정의된 반도체 기판상에 고전압 게이트 절연막이 형성되고, 상기 EEPROM 셀 형성 영역의 고전압 게이트 절연막상에 형성된 마스크가 사용되어 불순물 이온이 주입되어 불순물 확산층이 형성된다. EEPROM 셀의 터널 산화막 형성 영역을 정의하는 마스크가 사용되어 상기 고전압 게이트 절연막 일부가 식각되어 상기 불순물 확산층의 상부 표면을 노출시키는 오픈닝이 형성되고, 열 산화 공정이 수행되어 상기 오프닝의 바닥면에 터널 산화막이 형성된다. 상기 오프닝을 포함하여 상기 고전압 게이트 절연막상에 제 1 게이트 도전층 및 절연막이 형성되고, 상기 저전압 MOS 트렌지스터 형성 영역만을 노출시키는 마스크가 사용되어 반도체 기판의 상부 표면이 노출될때까지 상기 절연막, 제 1 게이트 도전층, 고전압 게이트 절연막이 차례로 식각된다. 상기 노출된 저전압 MOS 트렌지스터 형성 영역의 반도체 기판상에 저전압 게이트 절연막이 형성되고, 상기 고전압 MOS 트렌지스터 형성 영역 및 EEPROM 셀 형성 영역상의 절연막과 상기 저전압 MOS 트렌지스터 형성 영역상의 저전압 게이트 절연막상에 제 2 게이트 도전층이 형성된다. 상기 고전압 MOS 트렌지스터 및 EEPROM 셀의 게이트 전극 형성 영역을 정의하는 마스크가 사용되어 상기 제 2 게이트 도전층, 다층절연막, 제 1 게이트 전극층, 그리고 고전압 게이트 절연막이 식각되어 고전압 게이트 전극들이 형성되고, 상기 고전압 게이트 전극 양측의 반도체 기판내에 불순물 이온이 주입되어 고전압 소오스/드레인 영역이 형성된다. 상기 저전압 MOS 트렌지스터의 게이트 전극 형성 영역을 정의하는 마스크가 사용되어 제 2 게이트 도전층, 그리고 저전압 게이트 절연막이 식각되어 저전압 게이트 전극이 형성되고, 상기 저전압 게이트 전극 양측의 반도체 기판내에 불순물 이온이 주입되어 저전압 소오스/드레인 영역이 형성된다. 이와 같은 EEPROM 장치의 제조 방법에 의해서, EEPROM 셀 및 MOS 트렌지스터가 대칭적 트렌지스터 특성을 가질 수 있고, 저전압 MOS 트렌지스터의 동작 성능을 향상시킬 수 있을 뿐만 아니라, EEPROM 셀의 터널 산화막의 질을 향상시킬 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로 좀 더 구체적으로는 EEPROM 장치 및 그의 제조 방법에 관한 것이다.
EEPROM 장치는 FN 터널링 방식을 채택하여 데이터의 소거와 저장을 수행하고 있어, 전자의 방전과 충전을 위해 고전압이 필요하게 된다. 따라서 EEPROM 장치내에 EEPROM 셀을 구동시키기 위한 고전압 소자를 포함한다. 종래의 EEPROM 장치의 제조 방법을 참조하면, 먼저 MOS트렌지스터 및 EEPROM 셀의 소오스/드레인 영역을 형성하기 위한 이온 주입 공정이 상기 소자들의 게이트 전극 형성 공정보다 먼저 수행되어 상기 게이트 전극과 소오스/드레인 영역을 정확히 정렬하기가 어려웠다. 이로 인해 상기 소자들은 게이트 대 소오스 및 드레인 대 소오스간의 오버랩 정도가 상이할 수 있어, 상기 EEPROM 장치는 비대칭적 트렌지스터 특성을 갖는 MOS트렌지스터를 포함하게 된다.
또한, 종래의 EEPROM 장치에서 저전압 MOS 트렌지스터는, EEPROM 셀의 제 2 차 콘트롤 게이트를 게이트 전극으로 사용하고, 또한 고압 소자, 즉 EEPROM 셀 및 고전압 MOS 트렌지스터의 게이트 산화막을 동일하게 사용하므로 저전압 MOS 트렌지스터의 성능이 저하되는 문제가 발생된다.
그리고, 미국 특허("FABRICATION PROCSS FOR EEPROMS WITH HIGH VOLTAGE TRANSISTORS)에 기술되어 있는 바처럼 터널산화막 접촉하는 불순물 영역의 이온 주입이 직접반도체 기판상에 수행되기 때문에 후속으로 상기 반도체 기판상에 형성되는 터널 산화막의 성능에 악 영향을 미치게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, EEPROM 셀 및 MOS 트렌지스터가 대칭적 트렌지스터 특성을 가질 수 있고, 저전압 MOS 트렌지스터의 동작 성능을 향상시킬 수 있을 뿐만아니라, EEPROM 셀의 터널 산화막의 질을 향상시킬 수 있는 EEPROM 장치 및 그의 제조 방법에 관한 것이다.
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 신규한 EEPROM 장치의 제조 방법은, 저전압 MOS 트렌지스터, 고전압 MOS 트렌지스터 및 EEPROM 셀 형성 영역이 정의된 반도체 기판상에 고전압 게이트 절연막을 형성하는 단계와; 상기 EEPROM 셀 형성 영역의 고전압 게이트 절연막상에 형성된 마스크를 사용하여 불순물 이온을 주입하여 불순물 확산층을 형성하는 단계와; EEPROM 셀의 터널 산화막 형성 영역을 정의하는 마스크를 사용하여 상기 고전압 게이트 절연막 일부를 식각하여 상기 불순물 확산층의 상부 표면을 노출시키는 오픈닝을 형성하는 단계와; 열 산화 공정을 수행하여 상기 오프닝의 바닥면에 터널 산화막을 형성하는 단계와; 상기 오프닝을 포함하여 상기 고전압 게이트 절연막상에 제 1 게이트 도전층 및 절연막을 형성하는 단계와; 상기 저전압 MOS 트렌지스터 형성 영역만을 노출시키는 마스크를 사용하여 반도체 기판의 상부 표면이 노출 될때까지 상기 절연막, 제 1 게이트 도전층, 고전압 게이트 절연막을 차례로 식각하는 단계와; 상기 노출된 저전압 MOS 트렌지스터 형성 영역의 반도체 기판상에 저전압 게이트 절연막을 형성하는 단계와; 상기 고전압 MOS 트렌지스터 및 EEPROM 셀 형성 영역상의 절연막과 상기 저전압 MOS 트렌지스터 형성 영역상의 저전압 게이트 절연막상에 제 2 게이트 도전층을 형성하는 단계와; 상기 고전압 MOS 트렌지스터 및 EEPROM 셀의 게이트 전극 형성 영역을 정의하는 마스크를 사용하여 상기 제 2 게이트 도전층, 다층절연막, 제 1 게이트 전극층, 그리고 고전압 게이트 절연막을 식각하여 고전압 게이트 전극들을 형성하는 단계와; 상기 고전압 게이트 전극 양측의 반도체 기판내에 불순물 이온을 주입하여 고전압 소오스/드레인 영역을 형성하는 단계와; 상기 저전압 MOS 트렌지스터의 게이트 전극 형성 영역을 정의하는 마스크를 사용하여 제 2 게이트 도전층, 그리고 저전압 게이트 절연막을 식각하여 저전압 게이트 전극을 형성하는 단계와; 상기 저전압 게이트 전극 양측의 반도체 기판내에 불순물 이온을 주입하여 저전압 소오스/드레인 영역을 형성하는 단계를 포함한다.
도 1n를 참조하면, 본 발명의 실시예에 따른 신규한 EEPROM 장치의 제조 방법은, EEPROM 장치에서 EEPROM 셀 및 MOS 트렌지스터의 소오스/드레인 영역이, 게이트 전극 형성 후, 형성되고, 저전압 MOS 트렌지스터의 게이트 산화막이 저전압 MOS 트렌지스터에 적당한 저전압 게이트 산화막으로 형성된다. 또한, 터널 산화막 하부의 불순물 확산층을 형성하기 위한 이온 주입이 고전압 게이트 산화막상에 수행된다. 이와 같은 EEPROM 장치의 제조 방법에 의해서, EEPROM 셀 및 MOS 트렌지스터가 대칭적 트렌지스터 특성을 가질 수 있고, 저전압 MOS 트렌지스터의 동작 성능을 향상시킬 수 있을 뿐만아니라, EEPROM 셀의 터널 산화막의 질을 향상시킬 수 있다.
(실시예)
이하, 도 1a 내지 도 1n을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1n은 본 발명의 실시예에 따른 EEPROM 장치의 제조 공정을 순차적으로 보여주는 흐름도이다.
도 1a 및 도 1b를 참조하면, 먼저 p형 반도체 기판(100)상에 소자들간의 전기적 분리를 위한 소자 격리 영역(102)이 형성된다. 상기 반도체 기판은 저전압 PMOS 트렌지스터 및 저전압 n채널 MOS 트렌지스터가 형성될 저전압 영역과, 고전압 PMOS 트렌지스터, 고전압 NMOS 트렌지스터, 그리고 EEPROM 셀이 형성될 고전압 영역으로 구분된다. 이어, 상기 반도체 기판(100)상에 이온 주입을 할 경우, 상기 주입되는 이온들에 의해 상기 반도체 기판(100)이 손상되는 것을 방지하기 위해 희생 산화막(104)이 형성된다. 이어 상기 희생 산화막상에 포토레지스트막이 형성된 후, 사진 식각 공정으로 패턴닝되어 p형 웰 형성 영역을 정의하는 제 1 포토레지스트 패턴(105a)이 형성된다. 상기 제 1 포토레지스트 패턴(105a)이 마스크로 사용되어 고 전압, 저 전압 NMOS 트렌지스터 및 EEPROM 셀이 형성될 상기 활성 영역의 희생 산화막(104)상에 p형 불순물 이온이 주입되어 상기 반도체 기판(100)내에 p형 웰(106)이 형성된다. 그리고, 소자들간의 절연을 목적으로 p형 불순물 이온이 주입되어 n채널 스탑 영역(108)이 형성된다. 이어 NMOS 트렌지스터의 드레솔드 전압을 조절하기 위해 n형 불순물 이온(110)이 주입된다. 그리고 상기 제 1 포토레지스트 패턴(105a)이 제거된다.
도 1c를 참조하면, 앞서 기술한 바와같은 방법으로, 고 전압 및 저전압 PMOS 형성 영역을 정의하는 제 2 포토레지스트 패턴(105b)이 형성되고, 상기 제 2 포토레지스트 패턴(105b)이 마스크로 사용되어, 희생 산화막(104)상에 n형 불순물 이온이 주입되어 n형 웰(112)이 형성된다. 그리고, 소자들간의 절연을 목적으로 n형 불순물 이온이 주입되어 p채널 스탑 영역(114)이 형성된다. 이어 PMOS 트렌지스터의 드레솔드 전압을 조절하기 위해 p형 불순물 이온(116)이 주입된다. 이어, 상기 제 2 포토레지스트 패턴(105b)과 상기 희생 산화막(104)이 차례로 식각되어 제거된다.
도 1d를 참조하면, 상기 반도체 기판(100) 전면에 고전압 게이트 산화막(118)이 형성된다. 이는 고전압 NMOS 트렌지스터, 고전압 PMOS 트렌지스터, 그리고 EEPROM 셀의 게이트 산화막으로 작용한다. 이 경우, 상기 고전압 게이트 산화막(118)은 약 320Å의 두께를 갖도록 형성된다. 이어, 앞서 기술한 바와같은 방법으로 제 3 포토레지스트 패턴(105c)이 형성되고, 상기 제 3 포토레지스트 패턴(105c)이 마스크로 사용되어 n형 분순물 이온이 주입되어 후속 공정으로 형성될 터널 산화막 하부의 반도체 기판내에 n형 불순물 확산층(120)이 형성된다. 종래에는 상기 n형 불순물 확산층(120)을 형성하기 위한 반도체 기판(100)에 직접 이온 주입되는 것과는 달리 본 발명에서는 상기 고전압 게이트 산화막(118)상에 수행되기 때문에 상기 이온 주입으로 인해 반도체 기판(100)이 손상되는 것을 방지할 수 있고, 상기 n형 불순물 확산층(120)의 반도체 기판(100)의 일부상에 형성되는 터널 산화막의 질을 향상시킬 수 있다. 이어, 상기 제 3 포토레지스트 패턴(105c)이 제거된다.
도 1e 및 1f를 참조하면, 앞서 기술한 것과 같은 방법으로 터널 산화막 형성 영역을 정의하는 제 4 포토레지스트 패턴(105d)이 형성되고, 상기 제 4 포토레지스트 패턴(105d)이 마스크로 사용되어, 상기 반도체 기판(100) 상부 표면 일부가 노출되도록, 상기 n형 불순물 확산층(120)상에 형성된 상기 고전압 게이트 산화막(118)의 일부가 식각되어 상기 n형 불순물 확산층(120)의 일부의 상부 표면을 노출시키는 오프닝이 형성된다. 상기 제 4 포토레지스트 패턴(105d)이 제거된 후, 열산화 공정으로 상기 오프닝 바닥면에 터널 산화막(122)이 형성된다. 상기 터널 산화막(122)은 약 850℃의 온도 조건에서 약 40Å 내지 80Å 범위내의 두께를 갖도록 형성되는 데, 바람직하게는 약 50Å의 두께를 갖도록 형성된다.
상기 터널 산화막(122)을 포함하여 상기 고전압 게이트 산화막(118)상에 제 1 게이트 도전층(124)이 형성된다. 상기 제 1 게이트 도전층(124)은 고전압 MOS 트렌지스터의 제 1 전도층으로 작용하고, EEPROM 셀의 플로팅 게이트로 작용한다. 상기 제 1 게이트 도전층(124)은 약 1500Å의 두께를 갖는 폴리실리콘으로 형성될 수 있다. 이어 상기 제 1 게이트 도전층(124)상에 층간 절연막(126)이 형성되는데, 상기 층간 절연막(126)은 다층 절연막인 ONO층으로 형성될 수 있다. 즉 약 95Å의 산화막, 약 60Å의 실리콘 질화막, 그리고 다시 약 50Å의 산화막이 차례로 적층되어 형성될 수 있다.
도 1g와 도 1h를 참조하면, 앞서 서술한 바와같은 방법으로 저전압 PMOS 트렌지스터와 저전압 NMOS 트렌지스터가 형성될 영역을 노출시키는 제 5 포토레지스트 패턴(105e)이 형성된다. 상기 제 5 포토레지스트 패턴(105e)이 마스크로 사용되어 상기 저전압 MOS 트렌지스터들이 형성될 영역의 반도체 기판(100)의 상부 표면이 노출되도록 상기 층간 절연막(126), 제 1 게이트 도전층(124), 그리고 상기 고전압 게이트 산화막(118)이 차례로 식각된다. 이어 상기 제 5 포토레지스트 패턴(105e)이 제거된 후, 상기 노출된 반도체 기판(100)상에 저전압 게이트 절연막(128) 즉 저전압 게이트 산화막이 형성된다. 이어 반도체 기판(100) 전면에 제 2 게이트 도전층(130)이 형성된다. 상기 제 2 게이트 도전층(130)은 약 1500Å의 두께를 갖는 폴리실리콘막과 약 1500Å의 두께를 갖는 텅스텐 실리사이드막이 차례로 적층되어 형성되고, 상기 제 2 게이트 도전층(130)은 저전압 MOS 트렌지스터의 콘트롤 게이트로 작용하게 된다.
도 1i를 참조하면, EEPROM 셀의 게이트 전극과 고전압 NMOS 트렌지스터의 게이트 전극 형성 영역을 정의하는 제 6 포토레지스트 패턴(도면 미도시)이 마스크로 사용되어 상기 제 2 게이트 도전층(130), 층간 절연막(126), 제 1 게이트 도전층(124), 그리고 고전압 게이트 산화막(118)이 차례로 셀프 얼라인(self-align)방식으로 식각되어 EEPROM 셀의 게이트 전극 및 고전압 NMOS 트렌지스터의 게이트 전극이 형성된다. 상기 제 6 포토레지스트 패턴이 제거된 후, 상기 EEPROM 셀 영역 및 고전압 n채널 MOS 트렌지스터 영역만을 노출시키는 제 7 포토레지스트 패턴(105f)이 형성되고, 상기 제 7 포토레지스트 패턴(105f) 및 상기 EEPROM 셀의 게이트 전극 및 고전압 NMOS 트렌지스터의 게이트 전극이 마스크로 사용되어 상기 게이트 전극들의 양측에 저농도 n형 불순물 이온이 주입되어 저농도 n형 소오스/드레인 영역(132)이 형성된다.
도 1j를 참조하면, 고전압 PMOS 트렌지스터의 게이트 전극 형성 영역을 정의하는 제 8 포토레지스트 패턴(도면 미도시)이 형성된 후, 상기 제 8 포토레지스트 패턴이 마스크로 사되어 상기 p형 웰(112)상에 있는 제 2 게이트 도전층(130), 층간 절연막(126), 제 1 게이트 도전층(124), 그리고 고전압 게이트 산화막(118)이 차례로 셀프 얼라인 방식으로 식각되어 고전압 PMOS 트렌지스터의 게이트 전극이 형성된다. 상기 제 8 포토레지스트 패턴이 제거된 후, 고전압 PMOS 트렌지스터 형성 영역만을 노출시키는 제 9 포토레지스트 패턴(105g)이 형성되고, 상기 제 9 포토레지스트 패턴(105g)이 마스크로 사용되어 고전압 PMOS 트렌지스터의 게이트 전극 양측의 반도체 기판(100)내에 저농도 p형 불순물 이온이 주입되어 저농도의 p형 소오스/드레인 영역(134)이 형성된다.
도 1k를 참조하면, 앞서 기술한 방법으로 저전압 NMOS 트렌지스터 및 저전압 PMOS 트렌지스터의 게이트 전극을 정의하는 제 10 포토레지스트 패턴(105h)이 마스크로 사용되어 상기 제 2 게이트 도전층(130) 및 저전압 게이트 산화막(128)이 식각되어 저전압 NMOS 트렌지스터의 게이트 전극 및 저전압 PMOS 트렌지스터의 게이트 전극이 형성된 후, 상기 제 10 포토레지스트 패턴(105h)이 제거된다. 이어 저전압 NMOS 트렌지스터 형성 영역만을 노출시키는 제 11 포토레지스트 패턴(도면 미도시)이 형성되고, 이 패턴이 마스크로 사용되어 상기 저전압 NMOS 트렌지스터의 게이트 전극 양측의 반도체 기판내에 저농도 n형 불순물 이온이 주입되어 저농도 n형 소오스/드레인 영역(136)이 형성된다. 이어 제 11 포토레지스트 패턴이 제거된다.
도 1l을 참조하면, 상기 반도체 EEPROM 셀 게이트 전극, 고전압 NMOS 트렌지스터의 게이트 전극, 고전압 PMOS 트렌지스터의 게이트 전극, 저전압 NMOS 트렌지스터의 게이트 전극, 그리고 저전압 PMOS 트렌지스터의 게이트 전극을 포함하는 반도체 기판상에 절연막, 예컨대 실리콘 질화막이 형성되고 상기 절연막이 이방성 식각되어 상기 게이트 전극들의 양측벽에 스페이서(138)가 형성된다. 이어 고농도의 소오스/드레인 영역의 형성을 위한 이온 주입 공정이 수행된다.
먼저 고전압 NMOS 트렌지스터, 저전압 NMOS 트렌지스터, 그리고 EEPROM 셀의 고농도 소오스/드레인 영역을 형성하기 위한 이온 주입 공정이 수행된다. 먼저 저전압 NMOS 트렌지스터 영역은 완전히 노출시키고, 상기 고전압 NMOS 트렌지스터 및 EEPROM 셀의 게이트 전극 양측벽의 스페이서(138)를 얇게 덮어 고농도의 소오스 영역과 드레인 영역의 폭이 커지도록 제 12 포토레지스트 패턴(105i)이 형성된다. 이는 고전압 영역에서의 높은 전압으로 인한 숏채널 효과를 방지하기 위한 것이다. 이어 상기 제 12 포토레지스트 패턴(105i) 및 양측벽에 스페이서를 포함하는 저전압 NMOS 트렌지스터의 게이트 전극이 마스크로 사용되어 고농도 n형 불순물 이온이 주입되어 고농도 n형 불순물 영역(140)이 형성된다. 이어 상기 제 12 포토레지스트 패턴(105i)이 제거된다.
도 1m을 참조하면, 저전압 PMOS 트렌지스터 형성 영역을 완전히 노출시키고, 고전압 PMOS 트렌지스터의 게이트 전극 양측벽상에 형성된 스페이서를 얇게 덮도록 형성된 제 13 포토레지스트 패턴(105j)이 형성된다. 상기 제 13 포토레지스트 패턴(105j) 및 저전압 PMOS 트렌지스터의 게이트 전극이 마스크로 사용되어 고농도 이온 주입 공정이 수행된다. 이 경우 앞서 언급한 바처럼 상기 고전압 PMOS 트렌지스터는 저전압 PMOS 트렌지스터 보다 상대적으로 더 큰 고농도 소오스/드레인(142) 폭을 갖도록 형성된다. 상기 제 13 포토레지스트 패턴(105j)이 제거된다.
도 1n을 참조하면, 상기 반도체 기판(100) 전면에 층간 절연막(144)이 형성된다. 상기 층간 절연막(144)을 뚫고 저전압 PMOS 트렌지스터 및 저전압 NMOS 트렌지스터의 소오스/드레인 영역을 전기적으로 연결시키고, 고전압 PMOS 트렌지스터 및 고전압 NMOS 트렌지스터의 소오스/드레인 영역을 전기적으로 연결시키는 제 1 배선(146)이 형성된다. 이어 상기 제 1 배선(146)을 포함하여 상기 층간 절연막(144)상에 IMD(148)가 형성되고, 상기 IMD(148)를 뚫고 상기 제 1 배선(146)과 전기적으로 연결되는 제 2 배선(148)이 잘알려진 방법에 의해 형성된다.
본 발명은 종래의 EEPROM 장치에서 EEPROM 셀 및 MOS 트렌지스터의 소오스/드레인 영역이 게이트 전극 형성전에 먼저 형성되어 발생되는 상기 EEPROM 셀 및 MOS 트렌지스터의 비대칭적 트렌지스터 특성을 공정 순서를 달리함으로써 방지할 수 있고, 종래에 고저압 게이트 산화막을 저전압 MOS 트렌지스터의 게이트 산화막으로 사용하여 발생되는 상기 저전압 소자의 동작 성능 저하를, 상기 저전압 MOS 트렌지스터의 게이트 산화막을 그에 적당한 저전압 게이트 산화막으로 형성시킴으로써, 방지할 수 있다. 또한, 터널 산화막 하부의 불순물 영역을 형성하기 위한 이온 주입을 고전압 게이트 산화막상에 수행하여, 종래 직접적인 반도체 기판에 대한 이온 주입 공정으로 발생되던 터널 산화막의 질 저하를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1n는 본발명에 따른 EEPROM 장치의 제조 방법을 순차적으로 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자 격리 영역
104 : 희생 산화막 106 : p형 웰
112 : n형 웰 118 : 고전압 게이트 산화막
120 : n형 불순물 확산층 122 : 터널 산화막
124 : 제 1 게이트 도전층 126 : 다층 절연막
128 : 저전압 게이트 산화막 130 : 제 2 게이트 도전층
138 : 스페이서 144 : 층간 절연막
146 : 제 1 배선 148 : IMD
150 : 제 2 배선
Claims (6)
- 저전압 MOS 트렌지스터 형성 영역, 고전압 MOS 트렌지스터 형성 영역 및 EEPROM 셀 형성 영역이 정의된 반도체 기판상에 고전압 게이트 절연막을 형성하는 단계와;상기 EEPROM 셀 형성 영역의 고전압 게이트 절연막상에 형성된 마스크를 사용하여 불순물 이온을 주입하여 불순물 확산층을 형성하는 단계와;EEPROM 셀의 터널 산화막 형성 영역을 정의하는 마스크를 사용하여 상기 고전압 게이트 절연막 일부를 식각하여 상기 불순물 확산층의 상부 표면을 노출시키는 오픈닝을 형성하는 단계와;열 산화 공정을 수행하여 상기 오프닝의 바닥면에 터널 산화막을 형성하는 단계와;상기 오프닝을 포함하여 상기 고전압 게이트 절연막상에 제 1 게이트 도전층 및 절연막을 형성하는 단계와;상기 저전압 MOS 트렌지스터 형성 영역만을 노출시키는 마스크를 사용하여 상기 반도체 기판의 상부 표면이 노출될때까지 상기 절연막, 제 1 게이트 도전층, 고전압 게이트 절연막을 차례로 식각하는 단계와;상기 노출된 저전압 MOS 트렌지스터 형성 영역의 반도체 기판상에 저전압 게이트 절연막을 형성하는 단계와;상기 고전압 MOS 트렌지스터 및 EEPROM 셀 형성 영역상의 절연막과 상기 저전압 MOS 트렌지스터 형성 영역상의 저전압 게이트 절연막상에 제 2 게이트 도전층을 형성하는 단계와;상기 고전압 MOS 트렌지스터 및 EEPROM 셀의 게이트 전극 형성 영역을 정의하는 마스크를 사용하여 상기 제 2 게이트 도전층, 다층절연막, 제 1 게이트 전극층, 그리고 고전압 게이트 절연막을 식각하여 고전압 게이트 전극들을 형성하는 단계와;상기 고전압 게이트 전극 양측의 반도체 기판내에 불순물 이온을 주입하여 고전압 소오스/드레인 영역을 형성하는 단계와;상기 저전압 MOS 트렌지스터의 게이트 전극 형성 영역을 정의하는 마스크를 사용하여 제 2 게이트 도전층, 그리고 저전압 게이트 절연막을 식각하여 저전압 게이트 전극을 형성하는 단계와;상기 저전압 게이트 전극 양측의 반도체 기판내에 불순물 이온을 주입하여 저전압 소오스/드레인 영역을 형성하는 단계를 포함하는 EEPROM 장치의 제조 방법.
- 제 1 항에 있어서,상기 고전압 게이트 절연막은 약 320Å의 두께를 갖는 산화막으로 형성되고, 상기 저전압 게이트 절연막은 약 130Å 내지 140Å의 두께를 갖도록 형성되는 것을 특징으로 하는 EEPROM 장치의 제조 방법.
- 제 1 항에 있어서,상기 터널 산화막은 약 850℃의 온도의 열산화 공정으로 약 50Å의 두께를 갖도록 형성되는 것을 특징으로 하는 EEPROM 장치의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 약 95Å 두께를 갖는 산화막, 약 60Å의 두께를 갖는 질화막, 그리고 약 50Å의 산화막이 차례로 척층되어 형성되는 특징으로 하는 EEPROM 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 도전층은 폴리실리콘으로 형성되는 EEPROM 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 도전층은 약 1500Å의 두께를 갖는 폴리실리콘막과 약 1500Å의 두께를 갖는 텅스텐 실리사이드막이 차례로 적층되어 형성되는 것을 특징으로 하는 EEPROM 장치의 제조 방법.
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