KR100485186B1 - 반도체소자의평탄화막형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 평탄화막 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
BPSG CVD 장비에서 BPSG막을 증착시키기 위해 웨이퍼를 콘베어 시스템으로 움직이면서 소정의 두께만큼 증착하는데, 이 경우 웨이퍼의 후면에 Cr, Mn, Ni, Fe 등과 같은 중금속 오염이 심하게 되어 이러한 중금속의 제거없이 후속 공정이 진행되면 콘택 홀 형성시 결함의 발생이 심하게 된다.
3. 발명의 해결 방법의 요지
BPSG를 중착한 후 플로우시킬 때 BPSG막 표면에 존재하는 오염물을 불산계 식각 용액으로 제거하므로써 소자의 특성이 향상되고, 소자의 수율도 증대된다.

Description

반도체 소자의 평탄화막 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 평탄화막으로 사용되는 BPSG막의 플로우시 발생되는 오염층을 제거하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 평탄화막 형성 방법에 관한 것이다.
소자의 고집적화와 웨이퍼의 대구경화에 따라 장비들은 배치 타입(batch type)에서 점점 싱글 타입(single type)으로 전환되어 가고 있어 장비내의 웨이퍼 트랜스포테이션(transpotation) 및 공정 진행 과정에서 웨이퍼 이면이 로봇 암(robot arm), 플레이트(plate), 척(chuck)과 같은 부분에 접촉되는 기회가 많아져 이면 오염에 대한 연구가 활발해지고 있다. 이러한 이면 오염들이 배치 타입으로 진행되는 세정이나 열공정에서 웨이퍼 전면에 전사된다는 사실은 이미 여러편의 문헌에서 보고된 바 있다. 실제로 싱글 타입의 CVD 및 기타 공정에서 웨이퍼를 챔버내에 로딩(loading) 및 언로딩(unloading)시 후면(back side)에 부착되는 오염 물질들과 챔버내의 척(chuck) 또는 증착 과정에서 발생되는 수만개의 파티클(particle) 및 오염 물질들은 후속 공정인 배치 타입으로 진행되는 열공정에 의해 결함이 유발되거나 막내부로 확산분포하게 된다. 특히 웨이퍼의 후면 오염이 심한 공정으로서 평탄화층으로 주로 사용되는 BPSG막 증착 공정은 콘베어 시스템(conveyor system)으로 움직이면서 소정의 두께만큼 증착하게 된다. 이 경우에 있어서 웨이퍼의 후면에 Cr, Mn, Ni, Fe 등과 같은 중금속 오염이 심하게 된다. 이후 평탄화를 위해 BPSG 플로우(N2 어닐)을 진행할 때 이웃한 웨이퍼의 뒷면으로부터 BPSG막의 상부면으로 금속들이 전사되어 막내에 오염물이 수백Å 확산분포된 상태로 후속 포토리소그라피 및 에칭 공정을 진행하게 되어 결함 유발이 가중된다. 즉, 막내에 오염물이 수백 Å 확산 분포되었음에도 불구하고 어닐 후 H2SO4:H2O2가 4:1인 피란하 세정으로 BPSG 플로우시 보론, 포스포러스 도판트의 외부 확산(out diffusion)으로 인한 결함만 제거하고 막내부에 존재하는 금속은 제거하지 못한다. 이런 영향들로 콘택 홀을 형성할 때 금속 결함(metallic defect)이 형성될 뿐만 아니라 소자의 문턱 전압을 변화시키고, 리프레쉬 특성을 저하시킬 수 있다.
따라서, 본 발명은 BPSG 플로우시 발생되는 결함을 제거하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 평탄화막 형성 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자를 제조하기 위한 다수의 공정이 진행된 반도체 기판 상부에 BPSG막을 증착한 후 어닐 공정에 의해 플로우되는 단계와, 이웃한 웨이퍼의 후면으로부터 오염물들이 상기 BPSG막에 전사되어 존재하는 상기 BPSG막상의 소정 두께의 오염층에 대해 피란하 세정 공정을 실시한 후 불산계 식각 용액을 이용한 식각 공정으로 상기 오염층을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 평탄화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 제 1 폴리실리콘막이 형성된 후 또는 제 2 폴리실리콘막 및 캐패시터가 형성되는 등의 반도체 소자를 제조하기 위한 다수의 공정이 진행된 반도체 기판(1) 상부에 평탄화막인 BPSG막(2)이 증착된 후 800∼900℃의 N2 분위기에서 10∼30분간 어닐 공정이 실시되므로 플로우되어 평탄화된다.
도 1(b)를 참조하면, BPSG막(2)의 평탄화를 N2 분위기에서 플로우 공정을 실시할 때 이웃한 웨이퍼(3)의 뒷면으로부터 오염물들(4)이 수직형 튜브(vertical type tube)에 로딩된 웨이퍼에 전사되어(5) BPSG막(2)내에 소정의 두께만큼 오염층(6)이 존재하게 된다.
도 1(c)를 참조하면, BPSG막(2)내에 생성된 소정 두께의 오염층(6) 중 BPSG 플로우 공정이 실시된 후 보론 및 포스포러스 도판트의 외부 확산으로 인해 생긴 결함을 제거하기 위해 H2SO4:H2O2의 비가 3∼6:1인 피란하로 세정 공정이 실시된다. 피란하 세정이 실시된 후 계속해서 BPSG막(2)의 Cr, Mn, Ni, Fe 등의 금속 오염 물질에 의해 생성된 오염층(6)을 완전히 제거하기 위해 불산계 케미컬인 HF 용액 또는 BOE 용액을 이용한 식각 공정으로 오염층(6)이 제거된다. 이때, HF 용액은 HF와 H2O가 1:50∼300의 부피비를 가지며, BOE 용액은 HF:NH4F가 1:100∼300의 부피비를 가진다.
[표 1]은 BPSG 플로우시 생성된 오염층을 제거한 후 BPSG막의 금속 오염 물질의 양을 종래의 방법과 본 발명에 따른 방법으로 나타낸 것이다.
웨이퍼분석 조건 BPSG 증착 후 종래 방법 본 발명 비고
Cr Mn Fe Ni Cr Mn Fe Ni Cr Mn Fe Ni
웨이퍼이면 오염 877.9 48.3 39.4 58.3 - - - - - - - - 웨이퍼를 뒤집어서 측정
BPSG표면 오염 1.62 0.54 1.29 1.21 337.15 18.51 0.66 1.49 1.52 0.89 0.56 1.05
여기서, 종래 방법은 BPSG를 850℃의 N2 분위기에서 20분간 어닐 공정을 실시하여 플로우하고 피란하 세정 공정을 실시한 후의 결과이고, 본 발명은 BPSG를 플로우하고 피란하 세정 공정을 실시한 후 BOE 용액을 이용한 식각 공정을 실시한 결과이다.
[표 1]에서 피란하 세정 공정은 H2SO4:H2O2의 부피비를 4:1로 10분간 처리한 조건이며, BOE 용액은 HF:NH4F가 1:100의 부피비를 가진다.
상술한 바와 같이 본 발명에 의하면 BPSG를 중착한 후 플로우시킬 때 BPSG막 표면에 존재하는 오염물을 불산계 식각 용액으로 소정 두께를 제거하기 때문에 소자의 특성이 향상되고, 소자의 수율도 증대된다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 평탄화막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : BPSG막
3 : 이웃한 웨이퍼 4 : 오염물
5 : 오염물의 확산 6 : 오염층
2' : 오염층 제거후의 BPSG막

Claims (4)

  1. 반도체 소자를 제조하기 위한 다수의 공정이 진행된 반도체 기판 상부에 BPSG막을 증착한 후 어닐 공정에 의해 플로우되는 단계; 및
    이웃한 웨이퍼의 후면으로부터 오염물들이 상기 BPSG막에 전사되어 존재하는 상기 BPSG막상의 소정 두께의 오염층에 대해 피란하 세정 공정을 실시한 후 HF와 H2O가 1:50 내지 1:300의 비로 혼합된 HF 용액을 이용한 식각 공정으로 상기 오염층을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화막 형성 방법.
  2. 반도체 소자를 제조하기 위한 다수의 공정이 진행된 반도체 기판 상부에 BPSG막을 증착한 후 어닐 공정에 의해 플로우되는 단계; 및
    이웃한 웨이퍼의 후면으로부터 오염물들이 상기 BPSG막에 전사되어 존재하는 상기 BPSG막상의 소정 두께의 오염층에 대해 피란하 세정 공정을 실시한 후 HF와 NF4F가 1:100 내지 1:300의 비로 혼합된 BOE 용액을 이용한 식각 공정으로 상기 오염층을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 BPSG막을 플로우시키기 위한 어닐 공정은 800 내지 900℃의 N2 분위기에서 10 내지 30분간 실시되는 것을 특징으로 하는 반도체 소자의 평탄화막 형성 방법.
  4. 제 1 항 또는 제 2항에 있어서, 상기 피란하는 H2SO4와 H2O2가 3:1 내지 6:1의 비로 혼합된 것을 특징으로 하는 반도체 소자의 평탄화막 형성 방법.
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