KR100483438B1 - a method of forming cell of non-volatile memory - Google Patents
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Abstract
데이터 리텐션 효과가 우수한 불 휘발성 메모리 셀의 제조방법이 개시되어 있다. 반도체 기판 상에 게이트 전극을 형성한 후 게이트 스페이서를 형성한다. 게이트 스페이서가 형성된 게이트 전극을 이온주입 마스크로하여 상기 노출된 반도체 기판의 표면 아래로 제1불순물을 주입함으로서 소오스/드레인 영역을 형성한다. 소오스/드레인 영역의 이온 활성화시키는 동시에 상기 게이트 전극에 침투되는 유동 전자를 포획하는 염화이온을 상기 게이트 스페이서 내에 확산되도록 상기 염화이온을 포함하는 가스화합물을 플로우시키면서 어닐링한다. 그리고, 상기 결과물에 절연물질을 필링시켜 층간절연막을 형성함으로서 상기 층간절연막에 존재하는 유동전하가 상기 게이트전극으로 확산되는 것을 방지할 수 있는 불휘발성 메모리 셀이 형성된다.A method of manufacturing a nonvolatile memory cell having an excellent data retention effect is disclosed. After forming the gate electrode on the semiconductor substrate, a gate spacer is formed. A source / drain region is formed by injecting a first impurity under the exposed surface of the semiconductor substrate using a gate electrode having a gate spacer formed thereon as an ion implantation mask. An annealing is carried out while flowing the gaseous compound containing the chloride ion such that chloride ion, which ionizes the source / drain region and simultaneously traps the flow electrons penetrating the gate electrode, is diffused in the gate spacer. In addition, the insulating material is filled into the resultant to form an interlayer insulating film, thereby forming a nonvolatile memory cell capable of preventing diffusion of flow charges existing in the interlayer insulating film to the gate electrode.
Description
본 발명은 불 휘발성 메모리 셀의 제조방법에 관한 것으로서, 보다 상세하게는 산화막 및 도전체 내에 존재하는 유동전하를 감소시켜 메모리 장치의 데이터 리텐션 특성을 향상시키기 위한 불 휘발성 메모리 셀의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory cell, and more particularly, to a method of manufacturing a nonvolatile memory cell for improving data retention characteristics of a memory device by reducing flow charge present in an oxide film and a conductor. will be.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 메모리 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. BACKGROUND With the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor memory device is required to operate at a high speed and to have a large storage capacity.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile memory devices that lose their data over time, and data can be maintained once input. It can be divided into non-volatile memory device which has slow input / output.
상기 불휘발성 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다.Looking at the nonvolatile memory device from a circuit perspective, a NAND type in which n cell transistors are connected in series to form a unit string, and the unit strings are connected in parallel between a bit line and a ground line. Each cell transistor may be classified into a NOR type in which the cell transistors are connected in parallel between the bit line and the ground line.
도 1은 종래의 불 휘발성 메모리 셀의 제조방법으로 형성된 셀 구조를 나타내는 단면도이다.1 is a cross-sectional view showing a cell structure formed by a conventional method for manufacturing a nonvolatile memory cell.
도 1을 참조하면, 데이터를 저장하는 불 휘발성 메모리 셀은, 실리콘 기판(10)의 상부에 형성되어 있는 터널 산화막(12), 상기 터널 산화막 상에 개재되어 있는 플로팅 게이트(floating gate; 14)와, 상기 플로팅 게이트의 상부에 개재되어 있는 층간 유전막(16) 및 상기 층간유전막 상에 개재되어 있는 컨트롤 게이트(control gate; 18) 및 질화막 패턴(20)이 적층된 스택형 게이트 전극(30) 구조를 갖는다. 그리고, 상기 게이트 전극(30) 상에는 게이트 스페이서(25)가 형성되어 있다. 여기서 상기 층간 유전막(16)은 일반적으로 하부 산화막(16a), 질화막(16b), 및 상부 산화막(16c)으로 형성되는 ONO구조를 갖고 있다. 상기와 같은 구조를 갖는 메모리 셀에서 데이터의 저장은 컨트롤 게이트(18)와 기판에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다.Referring to FIG. 1, a nonvolatile memory cell storing data includes a tunnel oxide film 12 formed on an upper portion of a silicon substrate 10 and a floating gate 14 interposed on the tunnel oxide film. And a stacked gate electrode 30 structure in which an interlayer dielectric layer 16 interposed on an upper portion of the floating gate and a control gate 18 interposed on the interlayer dielectric layer and a nitride layer pattern 20 are stacked. Have In addition, a gate spacer 25 is formed on the gate electrode 30. In this case, the interlayer dielectric film 16 generally has an ONO structure formed of a lower oxide film 16a, a nitride film 16b, and an upper oxide film 16c. In the memory cell having the above structure, data is stored by applying an appropriate voltage to the control gate 18 and the substrate to insert or withdraw electrons into the floating gate 14.
미국 특허 제5,861,347호 (Maiti et, al)에서는 반도체 기판 게이트 산화막 형성시 기존의 N2 어닐링으로 인한 소자의 특성저하를 해결하기 위해 플로팅 게이트 지역을 제외한 고전압 지역과 저접압용 지역에 기판 표면에 쌓이는 니트로겐 및 기타 오염물을 제거하기 위해 염화수소(HCl), 수소(H2), 산소(O2) 분위기 하에서 희생 산화막을 형성함으로서 산화물과 실리콘 사이의 포획전자의 특성을 개선하여 전하 누설현상을 방지하는 것을 특징으로 한다.U.S. Patent No. 5,861,347 (Maiti et, al) discloses a nitro stacked on the surface of a substrate in high voltage and low voltage areas, except for floating gate areas, in order to solve the deterioration of the device due to the conventional N 2 annealing when forming a semiconductor substrate gate oxide. To prevent charge leakage by improving the properties of trapped electrons between oxides and silicon by forming sacrificial oxide films under hydrogen chloride (HCl), hydrogen (H 2 ), and oxygen (O 2 ) atmospheres to remove gens and other contaminants. It features.
그러나, 상기와 같은 구조를 갖는 불 휘발성 메모리 셀은 후속 공정인 소오스/드레인의 이온주입 및 층간절연막(40)의 형성 공정시 발생되는 유동전하(mobile charge;)는 상기 질화막 스페이서(22)가 얇게 형성된 부분으로 침투되어 상기 게이트 전극(20)의 내부로 확산된다. 이렇게 확산된 유동전하()는 상기 플로팅 게이트에서 저장되어 있는 전하의 손실을 초래할 뿐만 아니라 정션 리키지를 발생시켜 불 휘발성 메로리 셀의 데이터 리텐션 효과를 감소시키게 된다. 이에 따라, 전자의 움직임이 감소 및 채널의 전류가 감소됨으로 인해 상기 반도체 장치의 특성을 저하시키는 문제점이 발생한다.However, the nonvolatile memory cell having the above structure may include mobile charges generated during the subsequent process of ion implantation of the source / drain and formation of the interlayer insulating film 40. ) Penetrates into the thinly formed portion of the nitride film spacer 22 and diffuses into the gate electrode 20. This flow charge spreads Not only results in the loss of charge stored in the floating gate, but also generates a junction leakage to reduce the data retention effect of the nonvolatile memory cells. Accordingly, a problem of deteriorating the characteristics of the semiconductor device occurs due to the decrease in the movement of electrons and the decrease in the current of the channel.
따라서, 본 발명의 목적은 반도체 메모리 장치의 제조 공정시 게이트 스페이서에 침투하여 게이트 전극에 충진된 전자의 손실을 초래하는 유동전하의 침투를 효과적으로 방지할 수 있는 불 휘발성 메모리 셀의 제조방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile memory cell that can effectively prevent the penetration of flow charges, which penetrate the gate spacer during the manufacturing process of the semiconductor memory device, resulting in the loss of electrons charged in the gate electrode. have.
상기한 목적을 달성하기 위한 본 발명은 먼저, 반도체 기판 상에 게이트 전극을 형성한다. 이어서, 게이트 전극의 측면 전체를 감싸도록 게이트 스페이서를 형성한다. 이어서, 게이트 스페이서가 형성된 게이트 전극을 이온주입 마스크로하여 상기 노출된 반도체 기판의 표면 아래로 제1불순물을 주입함으로서 소오스/드레인 영역을 형성한다. 이어서, 소오스/드레인 영역의 이온 활성화시키는 동시에 상기 게이트 전극에 침투되는 유동 전자를 포획하는 염화이온을 상기 게이트 스페이서 내에 확산되도록 상기 염화이온을 포함하는 가스화합물을 플로우시키면서 어닐링한다. 그리고, 상기 결과물에 절연물질을 필링시켜 층간절연막을 형성하는 단계를 포함하는 메모리 셀의 제조방법을 제공하는데 있다.The present invention for achieving the above object, first, to form a gate electrode on a semiconductor substrate. Subsequently, a gate spacer is formed to surround the entire side of the gate electrode. Subsequently, a source / drain region is formed by injecting a first impurity under the exposed surface of the semiconductor substrate using the gate electrode having the gate spacer formed thereon as an ion implantation mask. Subsequently, the annealing is performed while flowing a gaseous compound including the chloride ion so that the chloride ion that ionizes the source / drain region and simultaneously traps the flow electrons penetrating the gate electrode is diffused in the gate spacer. In addition, the present invention provides a method of manufacturing a memory cell, including forming an interlayer insulating layer by filling an insulating material on the resultant material.
상기 방법에 의하면, 게이트 전극에 산화막으로 이루어진 게이트 스페이서를 형성한 이후 상기 게이트 스페이서 내에 Cl- 이온을 확산시킴으로서 콘택홀 형성 공정에서 게이트 스페이서가 식각 되어 얇게 형성되더라도 상기 게이트 전극내로 유동 전하가 침투하지 못하도록 방지할 수 있다. 또한, 가령 유동 전하가 게이트 스페이서 내로 침투하더라도 상기 Cl-이온에 의해 포획될 수 있어 반도체 메모리 셀의 데이터의 소거를 방지할 수 있는 불 휘발성 메모리 셀을 형성할 수 있다.According to the above method, after forming a gate spacer made of an oxide film on the gate electrode, Cl − ions are diffused in the gate spacer to prevent flow charges from penetrating into the gate electrode even when the gate spacer is etched and formed in the contact hole forming process. You can prevent it. In addition, even if the flow charge penetrates into the gate spacer, it may be captured by the Cl − ions, thereby forming a nonvolatile memory cell capable of preventing erasure of data in the semiconductor memory cell.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따라 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail according to a preferred embodiment of the present invention.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 불 휘발성 메모리 셀의 제조방법을 설명하기 위한 공정 단면도들이다.2A through 2G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(100) 상에 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 필드 영역(101)을 형성하여 상기 기판(100)에 액티브 영역(도시하지 않음)을 정의한다.Referring to FIG. 2A, a field region 101 is formed on a semiconductor substrate 100 through a shallow trench isolation (STI) process to form an active region (not shown) in the substrate 100. define.
구체적으로, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성한 후, 상기 트렌치를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 산화막을 증착한다. 다음에, 상기 CVD-산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 상기 트렌치의 내부에만 필드 산화막(102)을 형성한다.Specifically, after forming the trench by etching the semiconductor substrate 100 to a predetermined depth, an oxide film is deposited by chemical vapor deposition (CVD) to fill the trench. Next, the CVD-oxide film is etched by etching back or chemical mechanical polishing (CMP) to form a field oxide film 102 only inside the trench.
도 2b를 참조하면, 상기 반도체 기판(100)의 액티브 영역 상에 열산화 공정으로 터널 산화막(104)을 형성한다.Referring to FIG. 2B, a tunnel oxide film 104 is formed on the active region of the semiconductor substrate 100 by a thermal oxidation process.
이어서, 상기 반도체 기판(100)의 액티브 영역 상에 열산화 공정으로 약 70∼100Å의 두께를 갖는 터널 산화막(104)을 형성한다. 또는, 선택 트랜지스터와 셀 트랜지스터의 터널 산화막 두께를 서로 다르게 하기 위하여, 상기 기판(100) 상에 산화막을 성장시킨 후 사진식각 공정으로 셀 트랜지스터 영역의 산화막을 습식 식각 공정으로 제거한 후 터널 산화막(104)을 형성할 수 있다.Subsequently, a tunnel oxide film 104 having a thickness of about 70 to about 100 GPa is formed on the active region of the semiconductor substrate 100 by a thermal oxidation process. Alternatively, in order to vary the thickness of the tunnel oxide layer between the select transistor and the cell transistor, the oxide layer is grown on the substrate 100 and then the oxide layer in the cell transistor region is removed by a wet etching process by a photolithography process, and then the tunnel oxide layer 104 is formed. Can be formed.
이어서, 상기 터널 산화막(104)이 형성된 반도체 기판(100) 상에 플로팅 게이트용 제1도전층(106)을 형성한다. 상기 제1도전층(106)은 폴리실리콘 또는 비정질실리콘을 사용하고, 약 900 내지 1500Å의 두께로 증착한다. 그리고, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법을 이용하여 상기 제1도전층(106)을 고농도의 N형 불순물을 도핑시킨다.Subsequently, the first conductive layer 106 for the floating gate is formed on the semiconductor substrate 100 on which the tunnel oxide film 104 is formed. The first conductive layer 106 is made of polysilicon or amorphous silicon, and is deposited to a thickness of about 900 to 1500 mW. In addition, the first conductive layer 106 is doped with a high concentration of N-type impurities by using a conventional doping method, POCl 3 diffusion, ion implantation, or in-situ doping.
상기 반도체 기판(100) 상에 형성된 플로팅 게이트용 제1도전층(106)과 이후에 형성될 컨트롤 게이트용 제2도전층(120)과 절연시키기 위하여 상기 제1도전층(106) 상에 ONO로 이루어진 층간유전막(114)을 형성한다.ONO on the first conductive layer 106 to insulate the first conductive layer 106 for the floating gate formed on the semiconductor substrate 100 and the second conductive layer 120 for the control gate to be formed later. An interlayer dielectric film 114 is formed.
구체적인 층간유전막(114)의 형성방법은, 상기 제1도전층(106) 상에 약 700 내지 750℃의 온도에서 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)공정을 수행하여 의해 약 20∼80Å의 두께를 갖는 제1산화막(108)을 증착한다. 이어서, NO 또는 N2O 분위기하에서 제1어닐링 공정을 수행하여 상기 제1산화막(108)을 치밀화시킨다. 이어서, 상기 제1산화막(108) 상에 LPCVD 공정을 수행하여 약 20 내지 100Å 두께의 질화막(110)을 증착한 후, 상기 질화막(110) 상에 약 700 내지 750℃의 온도에서 LPCVD 방법에 의해 약 20 내지 70Å 두께의 제2산화막(112)을 증착한다. 이어서, NO 또는 N2O 분위기하에서 제2어닐링 공정을 실시하여 상기 제2산화막(112)을 치밀화시킨다. 상기와 같은 공정을 거침으로서, LPCVD-ONO으로 이루어진 층간유전막(114)이 형성된다.A specific method of forming the interlayer dielectric film 114 may be performed by performing a low pressure chemical vapor deposition (LPCVD) process on the first conductive layer 106 at a temperature of about 700 to 750 ° C. The first oxide film 108 having a thickness of is deposited. Subsequently, the first oxide layer 108 is densified by performing a first annealing process under an NO or N 2 O atmosphere. Subsequently, an LPCVD process is performed on the first oxide film 108 to deposit a nitride film 110 having a thickness of about 20 to about 100 microseconds, and then the LPCVD method is performed on the nitride film 110 at a temperature of about 700 to 750 ° C. A second oxide film 112 is deposited to a thickness of about 20 to 70 microns. Subsequently, a second annealing process is performed under NO or N 2 O atmosphere to densify the second oxide film 112. By going through the above process, an interlayer dielectric film 114 made of LPCVD-ONO is formed.
상기 층간유전막(114) 상에 컨트롤 게이트용 제2도전층(120)을 형성한다. 상기 제2도전층(120)은 N+형으로 도핑된 폴리실리콘층(116)과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix) 및 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층(118)으로 구성되어 있다.The second conductive layer 120 for the control gate is formed on the interlayer dielectric film 114. The second conductive layer 120 is composed of a polysilicon layer 116 doped with N + type and a metal silicide layer 118 such as tungsten silicide (WSix), titanium silicide (TiSix), and tantalum silicide (TaSix). have.
도 2c를 참조하면, 이어서 상기 제2도전층(120) 상에 게이트 전극(130)을 형성하기 위해 상기 결과물을 패터닝을 위한 하드 마스크층을 형성한다. 상기 하드 마스크층은 산화막 또는 질화막의 단일막으로 형성하거나, 산화막과 질화막의 복합막으로 형성된다. 그리고, 사진식각 공정으로 상기 하드 마스크층을 식각하여 게이트 구조물 형성영역을 정의하는 하드 마스크 패턴(122)을 형성한다.Referring to FIG. 2C, a hard mask layer for patterning the resultant is then formed to form the gate electrode 130 on the second conductive layer 120. The hard mask layer is formed of a single film of an oxide film or a nitride film or a composite film of an oxide film and a nitride film. The hard mask layer is etched by a photolithography process to form a hard mask pattern 122 defining a gate structure formation region.
이어서, 상기 하드 마스크 패턴(122)을 식각 마스크로 이용하여 터널 산화막(104)/제1도전층(106)/층간유전막(114)/제2도전층(120)을 순차적으로 식각함으로서 터널 산화막 패턴(104a)/제1도전층 패턴(106a)/층간유전막 패턴(114a)/제2도전층 패턴(120a)을 포함하는 게이트 전극(130)을 형성한다. Subsequently, the tunnel oxide layer pattern is sequentially etched using the hard mask pattern 122 as an etching mask by sequentially etching the tunnel oxide layer 104, the first conductive layer 106, the interlayer dielectric layer 114, and the second conductive layer 120. A gate electrode 130 including a 104a / first conductive layer pattern 106a / interlayer dielectric film pattern 114a / second conductive layer pattern 120a is formed.
도 2d 및 2e를 참조하면, 반도체 기판에 형성된 게이트 전극(130) 상에 스페이서용 산화막(140)을 균일한 두께를 갖도록 형성한다. 상기 스페이서용 산화막(140)은 중온산화물 (Medium Temperature Deposition of Oxide; 이하 "MT0"라 한다), 고밀도 플라즈마 산화물(High density plasma Deposition of Oxide; 이하 "HDP"라 한다) 및 고온산화물(High Temperature Deposition of Oxide; 이하 "HTO"라 한다)중에서 선택된 어느 하나를 사용한다. 이후 스페이서용 산화막(140)에 에치백 공정을 진행하여 상기 게이트 전극(160a)의 상부 및 양 측벽에 게이트 스페이서(140a)를 형성한다.2D and 2E, the spacer oxide layer 140 is formed on the gate electrode 130 formed on the semiconductor substrate to have a uniform thickness. The spacer oxide layer 140 may include a medium temperature deposition of oxide (“MT0”), a high density plasma deposition of oxide (“HDP”), and a high temperature oxide. of Oxide (hereinafter referred to as "HTO"). Thereafter, an etch back process is performed on the spacer oxide layer 140 to form gate spacers 140a on the top and both sidewalls of the gate electrode 160a.
그리고, 상기 게이트 스페이서(140a)를 이온주입 마스크로 이용하여 통상의 이온주입 공정으로 상기 게이트 스페이서(140a)들 사이의 노출된 반도체 기판(100)의 표면 아래로 불순물 이온을 주입함으로서 소오스/드레인 영역(150)을 형성한다.In addition, source / drain regions are implanted by implanting impurity ions under the exposed surface of the semiconductor substrate 100 between the gate spacers 140a by using the gate spacer 140a as an ion implantation mask. 150 is formed.
도면에 도시하지 않았지만, 반도체 기판(100)의 소정 영역에 존재하는 선택 트랜지스터들은 저항에 의한 신호지연 현상을 방지하기 위하여 각 입/출력(I/O) 사이의 필드 영역(102)에 플로팅 게이트(106)와 컨트롤 게이트(120)를 연결시키기 위한 버팅 콘택홀(도시하지 않음)이 형성되어 1개의 게이트 층을 형성하고, 상기 결과물에 MTO막을 균일하게 도포한다.Although not shown, select transistors present in a predetermined region of the semiconductor substrate 100 may have floating gates in the field region 102 between input / output (I / O) to prevent signal delay caused by resistance. Butting contact holes (not shown) for connecting the control gate 120 and 106 are formed to form one gate layer, and the MTO film is uniformly applied to the resultant.
도 2f를 참조하면, 상술한 바와 같이 게이트 스페이서(140a)들을 형성한 후 상기 소오스/드레인 영역의 이온 활성화시키는 동시에 상기 게이트 스페이서(140a) 내부에 Cl-이온()을 확산시키기 위해 어닐링(Annealing) 공정을 수행한다.Referring to FIG. 2F, after the gate spacers 140a are formed as described above, ions of the source / drain regions are activated, and Cl − ions are formed in the gate spacers 140a. Annealing process is performed to diffuse the ().
상기 게이트 스페이서(140a) 내부에 Cl-이온()을 확산시키기 위한 어닐링 공정은 먼저 게이트 스페이서(140a)가 형성된 반도체 기판(100)을 공정챔버 내의 플레이트 상에 로딩시킨다. 이어서, 상기 공정챔버의 온도를 720 내지 900℃를 유지하고, 공정챔버 내부로 약 100 내지 300SCCM 양을 갖는 HCl가스를 플로우 시키면서 약 15분 내지 30분 동안 어닐링 공정을 수행한다. 따라서, 이후 반도체 제조 공정에서 초래되는 유동전하()의 침투 방지와 침투되는 유동전하()를 포획하기 위한 Cl-이온()을 상기 게이트 스페이서(140b) 내에 확산시킬 수 있다.Cl − ions in the gate spacer 140a In the annealing process for diffusing), the semiconductor substrate 100 having the gate spacer 140a is first loaded on a plate in the process chamber. Subsequently, the temperature of the process chamber is maintained at 720 to 900 ° C., and an annealing process is performed for about 15 to 30 minutes while flowing HCl gas having an amount of about 100 to 300 SCCM into the process chamber. Therefore, the flow charges that result from the semiconductor manufacturing process To prevent penetration and penetrating flow charge ( Cl - ions to capture) ) May be diffused into the gate spacer 140b.
여기서 반도체 기판의 온도가 약 850℃로 유지될 때 상기 게이트 스페이서(140a) 내로 Cl-이온()의 확산이 가장 용이하게 이루어지고, 상기 유동전하()는 주로 산화 공정이 이루어지는 반응챔버 내부의 튜브나 그 외 재질에 포함되어 있는 칼륨이온(K+), 나트륨이온(Na+)과 같은 알칼리 이온이 주이고, 이러한 알칼리 이온들이 산화막내로 확산되면서 생성된다.Herein, when the temperature of the semiconductor substrate is maintained at about 850 ° C., Cl − ions ( ) Is most easily diffused, and the flow charge ( ) Is mainly composed of alkali ions such as potassium ions (K + ) and sodium ions (Na + ) contained in tubes or other materials inside the reaction chamber where the oxidation process takes place, and these alkali ions are diffused into the oxide film. do.
도 2g를 참조하면, Cl-이온이 확산된 게이트 스페이서(140b)들 사이에 노출된 반도체 기판(100) 상에 식각저지막인 실리콘 질화막(도시하지 않음)을 형성한다. 이어서, 상기 결과물의 전면에 제1절연막으로서, 예컨대 고밀도 플라즈마 산화막(HDP oxide)을 약 5000 내지 8000Å의 두께로 증착한 후, 그 위에 제2절연막으로서, 예컨대 PE-TEOS막을 약 4000 내지 6000Å의 두께로 증착하여 게이트와 후속 공정에서 형성될 소오스 라인을 절연시키기 위한 제1층간절연막(160)을 형성한다. 이때 상기 제1층간절연막(160)의 형성 공정시 공정챔버 내에 존재하는 알칼리 이온들이 상기 절연막으로 확산되기 때문에 상기 층간절연막(160)에는 유동전하()가 포함되어 있다.Referring to FIG. 2G, a silicon nitride film (not shown), which is an etch stop layer, is formed on the semiconductor substrate 100 exposed between the Cl − ions diffused gate spacers 140b. Subsequently, a high-density plasma oxide film (HDP oxide), for example, is deposited on the entire surface of the resultant, for example, to a thickness of about 5000 to 8000 Å, and thereafter, as a second insulating film, for example, a PE-TEOS film is about 4,000 to 6,000 Å thick. The first interlayer dielectric layer 160 is formed to insulate the gate and the source line to be formed in a subsequent process. In this case, since alkali ions existing in the process chamber are diffused into the insulating layer during the process of forming the first interlayer insulating layer 160, the flow charge ( ) Is included.
그러나 상기 유동전하를 포함하는 층간절연막(160)이 게이트 스페이서(140b) 상에 형성되더라도, 상기 게이트 스페이서(140b) 내에 포함되어 있는 Cl-이온에 의해 상기 스페이서 내로 침투된 유동전하를 포획할 수 있기 때문에 상기 유동전하들은 상기 게이트 전극의 플로팅 게이트로 확산되지 못한다. 그리고, 게이트 스페이서 내에 Cl-이온을 주입함으로서 종래의 유동전하를 제거하기 위한 방법에서 게이트 전극 및 소오스/드레인 영역에서 발생되는 정션 리퀴지 현상이 발생하지 않는다.However, even if the interlayer insulating layer 160 including the flow charge is formed on the gate spacer 140b, the flow charge penetrated into the spacer by Cl − ions included in the gate spacer 140b may be captured. As a result, the flow charges do not diffuse to the floating gate of the gate electrode. In addition, by injecting Cl − ions into the gate spacer, the junction liquid liquefaction phenomenon occurring in the gate electrode and the source / drain regions does not occur in the conventional method for removing flow charge.
도 3은 본 발명에 적용되는 HCl 어닐링 공정에서 HCl 가스량에 따른 HDP막질 내의 Cl- 농도프로파일을 나타내는 그래프이다.3 is a graph showing the Cl − concentration profile in the HDP film according to the amount of HCl gas in the HCl annealing process applied to the present invention.
도 3에 도시된 그래프의 형성 공정은, 먼저 HDP막을 5500Å 두께로 증착된 실리콘 기판 3개를 준비한다. 이어서, 상기 공정챔버 내에 3개의 기판을 순차적으로 로딩한 후 약 850℃에서 30분 동안 어닐링 공정을 수행한다. 이때 상기 어닐링 공정에 제공되는 HCl가스 량(0, 100, 300SCCM)은 상기 기판에 따라 선택적으로 제공된다.In the graph forming process shown in FIG. 3, first, three silicon substrates on which an HDP film is deposited to a thickness of 5500 Å are prepared. Subsequently, after sequentially loading three substrates into the process chamber, an annealing process is performed at about 850 ° C. for 30 minutes. At this time, the amount of HCl gas (0, 100, 300SCCM) provided to the annealing process is selectively provided according to the substrate.
그리고, SIMS 분석장치를 이용하여 HDP막 내에 확산되는 Cl-이온의 프로파일을 각각 측정함으로서 도 3에 도시되어 있는 그래프 결과가 나타난다. 따라서, 상기 도 3a의 그래프에서 알 수 있듯이 제공되는 HCl가스 량이 증가함에 따라 HDP막 내에 확산되는 Cl-이온의 농도가 증가되는 것을 알 수 있다.Then, by measuring the profile of Cl − ions diffused into the HDP film by using the SIMS analyzer, the graph result shown in FIG. 3 appears. Therefore, as can be seen in the graph of FIG. 3A, it can be seen that the concentration of Cl − ions diffused in the HDP film increases as the amount of HCl gas provided increases.
여기서, 도 3의 A그래프는 HDP막을 진공상태에서 어닐링한 그래프이고, B그래프는 HDP막을 HCl가스 100SCCM가 제공되는 상태에서 어닐링한 그래프이고, C그래프는 HDP막을 HCl가스 300SCCM가 제공되는 상태에서 어닐링한 그래프를 나타낸다.Here, A graph of FIG. 3 is a graph of annealing the HDP film in a vacuum state, and a B graph is a graph of annealing the HDP film in a state where HCl gas 100SCCM is provided, and a C graph is annealing the HDP film in a state where HCl gas 300SCCM is provided. One graph is shown.
도 4는 본 발명에 적용되는 HCl 어닐링 공정에서 HCl 가스량에 따른 HTO막질 내의 Cl- 농도프로파일을 나타내는 그래프이다.Figure 4 is a graph showing the Cl - concentration profile in the HTO film according to the amount of HCl gas in the HCl annealing process applied to the present invention.
도 4에 도시된 그래프의 형성 공정은, 먼저 HTO막이 1500Å 두께로 증착된 실리콘 기판 3개를 준비한다. 이어서, 상기 공정챔버 내에 3개의 기판을 순차적으로 로딩한 후 약 850℃에서 30분 동안 어닐링 공정을 수행한다. 이때 상기 어닐링 공정에 제공되는 HCl가스 량(0, 100, 300SCCM)은 상기 기판에 따라 선택적으로 제공된다.In the graph forming process shown in FIG. 4, first, three silicon substrates on which an HTO film is deposited to a thickness of 1500 Å are prepared. Subsequently, after sequentially loading three substrates into the process chamber, an annealing process is performed at about 850 ° C. for 30 minutes. At this time, the amount of HCl gas (0, 100, 300SCCM) provided to the annealing process is selectively provided according to the substrate.
그리고, SIMS 분석장치를 이용하여 HTO막 내에 확산되는 Cl-이온의 프로파일을 각각 측정함으로서 도 4에 도시되어 있는 그래프 결과가 나타난다. 따라서, 상기 도 4의 그래프에서 알 수 있듯이 제공되는 HCl가스 량이 증가함에 따라 HTO막 내에 확산되는 Cl-이온의 농도가 증가되는 것을 알 수 있다.Then, by measuring the profiles of Cl − ions diffused into the HTO membrane using the SIMS analyzer, the graph result shown in FIG. 4 appears. Therefore, as can be seen in the graph of FIG. 4, it can be seen that the concentration of Cl − ions diffused in the HTO film increases as the amount of HCl gas provided increases.
여기서, 도 4의 A그래프는 HTO막을 진공상태에서 어닐링한 그래프이고, B그래프는 HTO막을 HCl가스 100SCCM가 제공되는 상태에서 어닐링한 그래프이고, C그래프는 HTO막을 HCl가스 300SCCM가 제공되는 상태에서 어닐링한 그래프를 나타낸다.Here, A graph of FIG. 4 is a graph of annealing the HTO film in a vacuum state, and a B graph is a graph of annealing the HTO film in a state in which HCl gas 100SCCM is provided, and a C graph is annealing the HTO film in a state where HCl gas 300SCCM is provided. One graph is shown.
본 발명에 의하면, 게이트 전극에 산화막으로 이루어진 게이트 스페이서를 형성한 후 상기 게이트 스페이서에 어닐링 공정을 수행하여 Cl- 이온을 확산시킴으로서 상기 게이트 스페이서가 이후 콘택홀 형성 공정에서 식각이 되어 얇게 형성되더라도 상기 게이트 전극내로 유동 전하가 침투하지 못하도록 방지할 수 있다. 또한, 상기 유동 전하가 게이트 스페이서 내로 침투하더라도 게이트 스페이서 내에 확산되어 있는 Cl-이온에 의해 상기 유동전하는 포획되기 때문에 반도체 메모리 셀의 데이터의 소거를 방지할 수 있을 뿐만 아니라 정션의 누설전류를 방지하는 불 휘발성 메모리 셀을 형성할 수 있다.According to the present invention, after forming a gate spacer made of an oxide film on a gate electrode and performing an annealing process on the gate spacer to diffuse Cl − ions, the gate spacer is etched in a subsequent contact hole forming process, even though the gate spacer is thinly formed. It is possible to prevent the flow of charge into the electrode. In addition, even when the flow charge penetrates into the gate spacer, the flow charge is captured by Cl − ions diffused in the gate spacer, thereby preventing erasing of the data of the semiconductor memory cell and preventing leakage of the junction. Volatile memory cells can be formed.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
도 1은 종래의 불 휘발성 메모리 셀의 제조방법으로 형성된 셀 구조를 나타내는 단면도이다.1 is a cross-sectional view showing a cell structure formed by a conventional method for manufacturing a nonvolatile memory cell.
도 2a 내지 도 2g는 본 발명에 의한 불 휘발성 메모리 셀의 제조방법을 설명하기 위한 공정 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell according to the present invention.
도 3은 본 발명에 적용된 HCl 어닐링 공정에서 HCl 가스량에 따른 HDP막질 내의 Cl- 농도 프로파일을 나타내는 그래프이다.3 is a graph showing the Cl − concentration profile in the HDP film according to the amount of HCl gas in the HCl annealing process applied to the present invention.
도 4는 본 발명에 적용된 HCl 어닐링 공정에서 HCl 가스량에 따른 HTO막질 내의 Cl- 농도 프로파일을 나타내는 그래프이다.4 is a graph showing the Cl − concentration profile in the HTO film according to the amount of HCl gas in the HCl annealing process applied to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 필드 영역100 semiconductor substrate 102 field region
104 : 터널 산화막 106 : 제1도전층104 tunnel oxide film 106 first conductive layer
114 : 층간 유전막 120 : 제2도전층114: interlayer dielectric film 120: second conductive layer
122 : 하드 마스크 패턴 130 : 게이트 전극122: hard mask pattern 130: gate electrode
140a : 게이트 스페이서 150 : 소오스/드레인 영역140a: Gate spacer 150: Source / drain region
160 : 층간 절연막160: interlayer insulating film
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |