JP2008108848A - Semiconductor memory device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体記憶装置およびその製造方法に関する。より具体的には、本発明は、低コストでメモリセルを微細化して集積度を上げることが可能な半導体記憶装置およびその製造方法に関する。 The present invention relates to a semiconductor memory device and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor memory device capable of increasing the degree of integration by miniaturizing memory cells at low cost and a method for manufacturing the same.
従来から、ゲート電極の両側に2ビットの記憶が可能な不揮発性メモリセル(例えば、特許文献1および2)が提案されている。図10にこれらの不揮発性メモリセルの代表的な構造を示す。図10中、301は半導体基板、302はゲート絶縁膜、303はゲート電極(ワード線)、304はシリコン酸化膜からなるトンネル絶縁膜、306は記憶部である断面L字形状のシリコン窒化膜、307はシリコン酸化膜、308はソース/ドレイン拡散領域、330はオフセット領域、331はゲート電極303下方のチャネル領域を、それぞれ示している。
Conventionally, nonvolatile memory cells capable of storing 2 bits on both sides of the gate electrode (for example,
この不揮発性メモリセルは、ゲート電極303とソース/ドレイン拡散領域308とが離間している、すなわち、上記オフセット領域330が存在するオフセット構造の素子になっている。上記トンネル絶縁膜304、シリコン窒化膜306およびシリコン酸化膜307の3層からメモリ機能体を構成し、上記シリコン窒化膜306中に電子を保持しているか否かでオフセット領域330の抵抗を変化させることにより駆動電流を変化させて“0”および“1”の情報の記憶を実現している。実際には、上記メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線(ゲート電極)、ビット線(ドレイン電極)を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行うことができる。
上記従来の不揮発性メモリセルでは、初期の特性変動が大きく、また、エンデュランス劣化を大きいという問題があった。このエンデュランス劣化とは、プログラム(書込み)とイレーズ(消去)の書き換え動作を繰り返すと、ドライブ電流が小さくなる(しきい値電圧が高くなる)という劣化のことである。この劣化が起こるとメモリウィンドウが小さくなる。 The conventional non-volatile memory cell has problems that initial characteristic fluctuation is large and endurance deterioration is large. This endurance deterioration is a deterioration in which the drive current decreases (threshold voltage increases) when the program (write) and erase (erase) rewrite operations are repeated. When this degradation occurs, the memory window becomes smaller.
このような初期の特性変動およびエンデュランス劣化は、図10の不揮発性メモリセルでは、電荷を保持するシリコン窒化膜306がL字形であるために発生する。これらの現象を以下に詳細に説明する。
Such initial characteristic fluctuations and endurance degradation occur because the
まず、初期の特性変動という問題について説明する。上記オフセット領域330上のL字形のシリコン窒化膜306中に電子を蓄積するプログラム時に、その電子がゲート電極303側のシリコン窒化膜306の垂直部306bへ移動してしまう。この現象により、書込み状態なのでしきい値電圧は高い値で維持したいのにも拘わらず、書込みを行ってから数時間という初期の段階でしきい値電圧が低下してしまう。
First, the problem of initial characteristic fluctuation will be described. At the time of programming for storing electrons in the L-shaped
次に、エンデュランス劣化という問題について説明する。書込み時にシリコン窒化膜306へ注入される電子、および、消去時にシリコン窒化膜306に注入されるホールの分布は異なる。電子はホールよりも広い領域に分布して注入される。電子はエネルギーの大きな電子(ホットエレクトロン)をシリコン窒化膜306に注入しているのに対して、ホールはバンド間トンネリングにより発生させるためエネルギーが小さい。このため、ホールはそのほとんどがオフセット領域330上のシリコン窒化膜306の水平部306aに留まるのに対して、電子はゲート電極303側のシリコン窒化膜306の垂直部306bまで広範囲に分布する。この電子とホールの分布の違いにより、消去動作を行った後でも、ゲート電極303側のシリコン窒化膜306の垂直部306b中に電子が残り、オフセット領域330上のシリコン窒化膜306の垂直部306b中のホールと結合し電気的に中和される。その結果、書き換え回数を増やしていくと、消去電流が低くなってしまう。つまり、ドライブ電流が小さくなる(しきい値電圧が高くなる)。
Next, the problem of endurance degradation will be described. Distributions of electrons injected into the
また、上記従来の不揮発性メモリセルでは、ゲート電極303を形成した後に、熱酸化法によりトンネル絶縁膜(トンネル酸化膜)304を形成しているので、ゲート電極303の側壁領域も、ゲート電極303の多結晶シリコン膜を熱酸化したシリコン酸化膜304bである。このシリコン酸化膜304bは、結晶欠陥の大きい多結晶シリコン膜から形成されているので、このシリコン酸化膜304bにはトラップが多く形成されている。このトラップには書込みや消去動作時に電荷が捕獲されやすい。しかも、このシリコン酸化膜304b中のトラップはエネルギー準位が低いので、短時間で容易に抜けてしまう。すなわち、捕獲と脱離がどちらも起こりやすい状態で、メモリ特性が不安定になるという問題がある。
In the conventional nonvolatile memory cell, since the tunnel insulating film (tunnel oxide film) 304 is formed by thermal oxidation after the
更に、図10内のゲート電極303の端領域近傍のシリコン酸化膜304bは、ゲート電極303より十分離れた領域のシリコン酸化膜304aより膜厚が50〜80%ほど薄く形成されている。したがって、特性バラツキ(特にドライブ電流)が大きくなる。具体的には、2ビット動作させている左右ビットの特性差に現れ、メモリウィンドウを小さくするといった問題を生じさせていた。
Furthermore, the
そこで、本発明の課題は、初期特性変動、エンデュランス劣化、特性バラツキを抑制することができる半導体記憶装置およびその製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device that can suppress initial characteristic fluctuation, endurance deterioration, and characteristic variation, and a method for manufacturing the same.
上記課題を解決するため、本発明の半導体記憶装置は、
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域とは逆導電型を有するソース/ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成されると共に、電荷を保持する機能を有するメモリ機能体と
を備え、
上記メモリ機能体は、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含み、
上記電荷保持膜は、上記ゲート電極のゲート長方向にほぼ均一な膜厚で上記トンネル絶縁膜上に形成されている
ことを特徴としている。
In order to solve the above problems, a semiconductor memory device of the present invention provides:
A semiconductor layer;
A gate electrode formed on the semiconductor layer via a gate insulating film;
A channel region disposed under the gate electrode via the gate insulating film;
A source / drain diffusion region disposed on both sides of the channel region and having a conductivity type opposite to that of the channel region;
A memory function body formed on at least both sides of the gate electrode and having a function of holding electric charge;
The memory function body includes a tunnel insulating film and a charge retention film sequentially formed on the semiconductor layer,
The charge holding film is formed on the tunnel insulating film with a substantially uniform film thickness in the gate length direction of the gate electrode.
上記構成によれば、上記メモリ機能体は、ゲート電極の両側に形成されていて、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含んで、更には、各メモリ機能体はゲート電極により分離されているので、書き換え時の干渉が効果的に抑制される。 According to the above configuration, the memory function body is formed on both sides of the gate electrode, and includes the tunnel insulating film and the charge holding film sequentially formed on the semiconductor layer. Since they are separated by the gate electrode, interference during rewriting is effectively suppressed.
また、上記電荷保持膜は、断面L字形ではなくて、トンネル絶縁膜を介して半導体層上にほぼ均一な膜厚で形成されている。そのため、上記電荷保持膜中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも、上記電荷保持膜は、断面L字形ではなくて、ほぼ均一な膜厚で形成されているから、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。 The charge retention film is not L-shaped in cross section, but is formed with a substantially uniform film thickness on the semiconductor layer via a tunnel insulating film. For this reason, there is no place where electrons stored in the charge retention film move, and the characteristic fluctuation can be suppressed. Even when rewriting is performed frequently, the charge retention film is not L-shaped in cross section and is formed with a substantially uniform film thickness, so that the amount of recombination of electrons and holes is suppressed, and the endurance is reduced. Deterioration can be suppressed.
また、1実施の形態では、
上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっている。
In one embodiment,
The gate length of the gate electrode gradually increases as the distance from the gate insulating film increases.
上記実施の形態によれば、上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっているから、つまり、上記ゲート電極の断面が逆台形であるから、断面が矩形の従来技術よりも、ゲート電極からの電界がメモリ機能体下の半導体層に効率よく印加できる。そのため、メモリ特性を向上させることができる。また、本半導体記憶装置をアレイ状に集積したときに、ワード線の加工が容易になる。 According to the above embodiment, the gate length of the gate electrode gradually increases as the distance from the gate insulating film increases. That is, since the cross section of the gate electrode is an inverted trapezoid, the cross section is rectangular compared to the related art. However, the electric field from the gate electrode can be efficiently applied to the semiconductor layer under the memory function body. Therefore, memory characteristics can be improved. Further, when the semiconductor memory device is integrated in an array, the processing of the word line is facilitated.
また、1実施の形態では、
上記ゲート電極の側面と、上記メモリ機能体の下方の上記半導体層の部分の表面とのなす角度が、85°から89°である。
In one embodiment,
The angle formed between the side surface of the gate electrode and the surface of the semiconductor layer portion below the memory function body is 85 ° to 89 °.
上記実施の形態では、上記角度が85°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。また、上記角度が89°以下なので、ワード線の加工を容易に行うことが可能となる。 In the above embodiment, since the angle is 85 ° or more, the occupied area of the memory element can be suppressed within an allowable range. For this reason, the degree of integration of the memory cell array can be improved. Further, since the angle is 89 ° or less, the word line can be easily processed.
また、1実施の形態では、
上記電荷保持膜が絶縁体材料からなり、
上記メモリ機能体の少なくとも一部が上記ソース/ドレイン拡散領域の一部にオーバーラップしている。
In one embodiment,
The charge retention film is made of an insulator material,
At least a part of the memory function body overlaps a part of the source / drain diffusion region.
上記実施の形態によれば、上記電荷保持膜が絶縁体材料からなっているので、半導体記憶装置の製造工程が簡略化されて、歩留まりが向上する。もし、メモリ機能体の電荷保持膜が導電体であるとすると、隣接するメモリ素子が短絡しないようにメモリ機能体を素子毎に電気的に分離する工程が別途必要になるため、製造工程が増えて、コストが増加してしまう。 According to the above embodiment, since the charge retention film is made of an insulator material, the manufacturing process of the semiconductor memory device is simplified and the yield is improved. If the charge holding film of the memory function body is a conductor, a separate process for electrically separating the memory function body for each element is necessary so that adjacent memory elements are not short-circuited, resulting in an increase in manufacturing processes. Cost.
また、上記電荷保持膜が絶縁体材料からなっているので、メモリ素子を集積化した際に、隣接するメモリ素子と干渉することがない。 In addition, since the charge retention film is made of an insulating material, it does not interfere with adjacent memory elements when the memory elements are integrated.
更に、上記メモリ機能体はゲート電極の少なくとも両側に形成されており、そのメモリ機能体の少なくとも一部がソース/ドレイン拡散領域の一部にオーバーラップするように形成されている。そのため、メモリ素子の微細化が更に容易とり、その上、メモリ素子への書込み動作が良好に行なわれる。なお、ゲート電極近傍のソース/ドレイン拡散領域が浅く形成されているのが好ましい。 Further, the memory function body is formed on at least both sides of the gate electrode, and at least a part of the memory function body is formed so as to overlap a part of the source / drain diffusion region. As a result, the memory element can be further miniaturized, and in addition, the write operation to the memory element can be performed well. It is preferable that the source / drain diffusion region in the vicinity of the gate electrode is formed shallow.
また、1実施の形態では、
上記半導体層の表面において、上記ゲート電極と、上記ソース/ドレイン拡散領域の各々とが、ゲート長方向に離間している。
In one embodiment,
On the surface of the semiconductor layer, the gate electrode and each of the source / drain diffusion regions are separated in the gate length direction.
上記実施の形態によれば、上記ゲート電極とソース/ドレイン拡散領域がオフセット構造になっているため、メモリ機能体への電荷の注入効率が向上して、書込みおよび消去速度が速くなる。 According to the above embodiment, since the gate electrode and the source / drain diffusion region have an offset structure, the efficiency of charge injection into the memory function body is improved, and the writing and erasing speed is increased.
また、1実施の形態では、
上記トンネル絶縁膜の膜厚はほぼ均一である。
In one embodiment,
The thickness of the tunnel insulating film is substantially uniform.
上記実施の形態によれば、従来技術とは違って、ゲート電極近傍のトンネル絶縁膜の部分の膜厚が、ゲート電極から十分離れた領域のトンネル絶縁膜の部分の膜厚と同程度である。そのため、特性のバラツキを小さくすることができる。 According to the above embodiment, unlike the prior art, the thickness of the tunnel insulating film portion in the vicinity of the gate electrode is substantially the same as the thickness of the tunnel insulating film portion in a region sufficiently away from the gate electrode. . Therefore, the variation in characteristics can be reduced.
また、本発明の半導体記憶装置の製造方法は、
半導体層上にトンネル絶縁膜、電荷保持膜、第1の絶縁膜および第2の絶縁膜を形成する工程と、
上記半導体層上の一部の特定の領域において、上記トンネル絶縁膜、電荷保持膜、第1の絶縁膜および第2の絶縁膜を除去して溝を形成する工程と、
上記半導体層上にゲート酸化膜を形成する工程と、
上記溝内に第1のゲート電極を形成する工程と、
上記第1のゲート電極の両側に、上記トンネル絶縁膜の一部および上記電荷保持膜の一部を含むメモリ機能体を形成する工程と、
ビット線となるソース/ドレイン拡散領域を形成するために、上記半導体層に不純物の注入を行う工程と、
第2のゲート電極をその第2のゲート電極の一部が上記第1のゲート電極と接するように形成する工程と、
上記第2のゲート電極および上記第1のゲート電極を加工してワード線を形成する工程と
を備えることを特徴としている。
In addition, a method for manufacturing a semiconductor memory device of the present invention includes:
Forming a tunnel insulating film, a charge holding film, a first insulating film, and a second insulating film on the semiconductor layer;
Forming a groove by removing the tunnel insulating film, the charge retention film, the first insulating film, and the second insulating film in a certain specific region on the semiconductor layer;
Forming a gate oxide film on the semiconductor layer;
Forming a first gate electrode in the trench;
Forming a memory function body including a part of the tunnel insulating film and a part of the charge retention film on both sides of the first gate electrode;
Injecting impurities into the semiconductor layer to form source / drain diffusion regions to be bit lines;
Forming a second gate electrode such that a portion of the second gate electrode is in contact with the first gate electrode;
And a step of processing the second gate electrode and the first gate electrode to form a word line.
上記発明の半導体記憶装置の製造方法は、一般的なトランジスタの製造方法と親和性が高くて、特殊な製造装置を必要としない。したがって、上記半導体記憶装置を、生産性高く、かつ、低コストで製造することが可能となる。 The semiconductor memory device manufacturing method of the present invention has a high affinity with a general transistor manufacturing method and does not require a special manufacturing device. Therefore, the semiconductor memory device can be manufactured with high productivity and at low cost.
また、1実施の形態では、
上記溝を形成する工程において、上記溝の側壁が85°から89°の順テーパーになるように形成する。
In one embodiment,
In the step of forming the groove, the side wall of the groove is formed to have a forward taper of 85 ° to 89 °.
上記実施の形態では、上記第1のゲート電極が埋め込まれている上記溝が89°以下の順テーパー形状となっているため、ワード線の加工の際に、上記溝内の第1のゲート電極を除去し易い。もし、溝の側壁が逆テーパーならば、ワード線の加工の際に、溝内の第1ゲート電極が除去し難くなる。また、上記溝の側壁が85°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。 In the above embodiment, since the groove in which the first gate electrode is embedded has a forward taper shape of 89 ° or less, the first gate electrode in the groove is formed when the word line is processed. It is easy to remove. If the side wall of the trench is inversely tapered, it is difficult to remove the first gate electrode in the trench when processing the word line. Further, since the side wall of the groove is 85 ° or more, the area occupied by the memory element can be suppressed within an allowable range. For this reason, the degree of integration of the memory cell array can be improved.
また、1実施の形態では、
上記ゲート酸化膜を形成する工程は、上記ゲート酸化膜をISSG(In-situ Steam Generation)酸化法により形成する工程である。
In one embodiment,
The step of forming the gate oxide film is a step of forming the gate oxide film by an ISSG (In-situ Steam Generation) oxidation method.
上記実施の形態では、ISSG酸化は通常の熱酸化法よりも酸化力が強くて、通常の熱酸化法では酸化ができない耐酸化性が強い電荷保持膜であっても酸化することができる。このため、第1のゲート電極と電荷保持膜とがショートして電荷保持膜中の電荷が第1のゲート電極に逃げてメモリ特性を変動させることを防止することができる。 In the above embodiment, the ISSG oxidation has a stronger oxidizing power than a normal thermal oxidation method, and can oxidize even a charge retention film having strong oxidation resistance that cannot be oxidized by a normal thermal oxidation method. For this reason, it is possible to prevent the first gate electrode and the charge holding film from short-circuiting and the charge in the charge holding film to escape to the first gate electrode and change the memory characteristics.
また、1実施の形態では、
上記ゲート酸化膜を形成する工程は、CVD(化学気相成長)法により形成したシリコン酸化膜を熱酸化して上記ゲート酸化膜を形成する工程である。
In one embodiment,
The step of forming the gate oxide film is a process of thermally oxidizing a silicon oxide film formed by a CVD (chemical vapor deposition) method to form the gate oxide film.
上記実施の形態では、シリコン酸化膜をCVD法により形成しているので、通常の熱酸化法によりシリコン酸化膜を形成することと比して、電荷保持膜側面部にもシリコン酸化膜を形成することができる。このため、第1のゲート電極と電荷保持膜とがショートして電荷保持膜中の電荷が第1のゲート電極に逃げて、メモリ特性を変動させることを防止することができる。 In the above embodiment, since the silicon oxide film is formed by the CVD method, the silicon oxide film is also formed on the side surfaces of the charge holding film as compared with the case where the silicon oxide film is formed by the normal thermal oxidation method. be able to. Therefore, it is possible to prevent the first gate electrode and the charge holding film from being short-circuited and the charge in the charge holding film to escape to the first gate electrode, thereby changing the memory characteristics.
また、1実施の形態では、
上記シリコン酸化膜を形成するときのシリコンソースガスとしてSiH2Cl2またはSiCl4を用いる。
In one embodiment,
SiH 2 Cl 2 or SiCl 4 is used as a silicon source gas for forming the silicon oxide film.
上記実施の形態によれば、上記シリコン酸化膜を形成するときのシリコンソースガスとしてSiH2Cl2またはSiCl4を用いるので、SiH4ガスを用いる場合と比して、半導体層上に均一な膜厚でシリコン酸化膜を形成することができる。また、成長速度が小さい。このため、上記半導体層表面の広い領域に渡り膜厚均一性に優れたシリコン酸化膜を形成することができるとともに、制御性の良いシリコン酸化膜を形成することができる。 According to the embodiment, since SiH 2 Cl 2 or SiCl 4 is used as a silicon source gas when forming the silicon oxide film, a uniform film is formed on the semiconductor layer as compared with the case of using SiH 4 gas. A silicon oxide film can be formed with a thickness. Also, the growth rate is low. Therefore, it is possible to form a silicon oxide film having excellent film thickness uniformity over a wide area on the surface of the semiconductor layer, and to form a silicon oxide film having good controllability.
以上より明らかなように、本発明の半導体記憶装置によれば、メモリ機能体はゲート絶縁膜とは独立しており、ゲート電極の両側に形成されている。そのため、2ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので、書き換え時の干渉が効果的に抑制される。 As apparent from the above, according to the semiconductor memory device of the present invention, the memory function body is independent of the gate insulating film and is formed on both sides of the gate electrode. Therefore, 2-bit operation is possible. Furthermore, since each memory function body is separated by the gate electrode, interference during rewriting is effectively suppressed.
また、上記電荷保持膜はトンネル絶縁膜を介して半導体層上にほぼ均一な膜厚で形成されている。そのため、電荷保持膜中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも電子とホールの再結合の量が抑制されるので。エンデュランス劣化を抑制することができる。 The charge retention film is formed on the semiconductor layer with a substantially uniform film thickness via a tunnel insulating film. For this reason, there is no place where electrons stored in the charge retention film move, and the characteristic variation can be suppressed. In addition, even when many rewrites are performed, the amount of recombination of electrons and holes is suppressed. Endurance degradation can be suppressed.
以下、本発明の半導体記憶装置を図示の実施の形態により詳細に説明する。 The semiconductor memory device of the present invention will be described in detail below with reference to the illustrated embodiments.
(実施の形態1)
図1は、半導体記憶装置としてのメモリ素子1の断面構造を示すものである。このメモリ素子1は、図示はしていないが、半導体層の一例としての半導体基板上101表面にP型ウェル領域が形成されている。このP型ウェル領域上に、ゲート絶縁膜107を介してゲート電極108が形成されている。このゲート電極108はゲート長がゲート絶縁膜107から離れるに従って漸次長くなるように形成されている。また、上記ゲート電極108の下に、上記ゲート絶縁膜107を介してチャネル領域131を配置し、このチャネル領域131の各一側に、オフセット領域130およびN型拡散領域111を配置している。上記N型拡散領域111は、上記チャネル領域131とは逆導電型を有するソース/ドレイン拡散領域であり、ソース領域又はドレイン領域として機能する。
(Embodiment 1)
FIG. 1 shows a cross-sectional structure of a
上記ゲート電極108の両側には、メモリ機能体20,20が設けられている。上記メモリ機能体20は、トンネル絶縁膜としてのトンネル酸化膜102,絶縁材料からなる電荷保持膜103およびゲート電極側壁絶縁膜109から構成されている。上記電荷保持膜103は、ゲート電極108のゲート長方向にほぼ均一な膜厚で形成されている。上記電荷保持膜103の一部は、N型拡散領域111の一部にオーバーラップしている。上記電荷保持膜103と半導体基板101との間にほぼ均一な膜厚でトンネル酸化膜102が形成されている。上記電荷保持膜103上にはゲート電極側壁絶縁膜109が形成されている。このゲート電極側壁絶縁膜109は、ゲート電極108とN型拡散領域111とがショートするのを防止するとともに、N型拡散領域111をゲート電極108に対して自己整合的に形成する役割を果たしている。
上記ゲート電極108とゲート側壁絶縁膜109との間に絶縁膜120がゲート電極108側壁に沿ってほぼ均一な厚さで形成されている。この絶縁膜120は、ゲート電極108と電荷保持膜103とを電気的に分離する役割を果たしている。
An insulating
本実施の形態では、電荷保持膜103はシリコン窒化膜であるが、電荷を保持するトラップ準位を有す膜なら良いので、これに限るものではなく、HfO2、HfAlO2、酸化アルミニウムなどの高誘電膜でも良い。
In the present embodiment, the
上記構成によれば、上記メモリ機能体20,20は、ゲート電極108の両側に位置して、ゲート電極108により分離されており、かつ、半導体基板101上に順次形成されたトンネル酸化膜102、電荷保持膜103およびゲート電極側壁絶縁膜109からなるので、書き換え時の干渉が効果的に抑制される。
According to the above configuration, the
また、上記電荷保持膜103は、トンネル酸化膜102を介して半導体基板101上にほぼ均一な膜厚で形成されているので、上記電荷保持膜103中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも、上記電荷保持膜103は、断面L字形ではなくて、ほぼ均一な膜厚で形成されているから、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。
Further, since the
更に、上記メモリ機能体20,20はゲート電極108の両側に形成されており、そのメモリ機能体20一部がソース/ドレイン拡散領域であるN型拡散領域111の一部にオーバーラップするように形成されている。そのため、メモリ素子の微細化が更に容易とり、その上、メモリ素子への書込み動作が良好に行なわれる。なお、ゲート電極108近傍のN型拡散領域111は浅く形成されているのが好ましい。
Further, the
上記N型拡散領域111は、ゲート電極108にオーバーラップせず、ゲート電極108からオフセット領域130の距離だけ離れている。このため、ゲート電極108直下のチャネル領域131の寸法とゲート電極両側のオフセット領域130,130の寸法との和が実効チャネル長となり、同じゲート長でゲート電極108とN型拡散領域111とがオーバーラップしているメモリ素子に比して、このオフセット領域130,130の分だけ実効チャネル長が大きくなる。したがって、短チャネル効果を抑制して、微細なメモリ素子を実現することができる。
The N-
また、上記ゲート電極108と、ソース/ドレイン拡散領域としてのN型拡散領域111,111とがオフセット構造になっているため、メモリ機能体20,20の電荷保持膜103,103への電荷の注入効率が向上して、書込みおよび消去速度が速くなる。
In addition, since the
また、上記トンネル絶縁膜としてのトンネル酸化膜102および上記絶縁膜120がほぼ均一な厚さで形成されている。このため、従来例のようにゲート電極108の端底部のトンネル酸化膜102およびゲート電極側壁膜109が局部的に薄くならないので、電荷保持膜103に保持された電荷がゲート電極108やオフセット領域130へトンネリング現象で抜けることがない。したがって、メモリ特性変動を抑制することができる。つまり、上記実施の形態では、従来技術とは違って、ゲート電極108近傍のトンネル酸化膜102の部分の膜厚が、ゲート電極108から十分離れた領域のトンネル酸化膜102の部分の膜厚と同程度であるため、特性のバラツキを小さくすることができるのである。
Further, the
従来例では、上記絶縁膜120に相当する絶縁膜はゲート電極となる多結晶シリコン膜を熱酸化することにより形成していた。このため、単結晶シリコン基板を熱酸化した酸化膜よりも電荷を捕獲するトラップ密度が大きい膜になって、書込み時に電子がトラップされてしまう擬似書込みが起こる。これは、常温ではすぐに抜けることはなく数分は保持され、その後抜けてしまう現象である。このような擬似書込みが起こると、書込み側の特性変動として観測されていて、重大な問題となっていた。
In the conventional example, the insulating film corresponding to the insulating
これに対して、上記絶縁膜120およびゲート絶縁膜107は、LPCVD(減圧化学的気相成長)法を用いて形成したHTO(高温シリコン酸化膜)膜を、熱酸化して形成した酸化膜であるから、上述のような現象がなくて、書込み側の特性変動が殆どない。
On the other hand, the insulating
上記ゲート電極108のゲート長は、ゲート酸化膜107から離れるに従って漸次長くなっているから、つまり、断面が逆台形であるから、断面が矩形の従来技術よりも、ゲート電極108からの電界がメモリ機能体20下の半導体基板101に効率よく印加できる。そのため、メモリ特性を向上させることができる。また、メモリ素子をアレイ状に集積したときに、ワード線の加工が容易になる。
Since the gate length of the
より具体的には、上記ゲート電極108の側面と、メモリ機能体20の下方の半導体基板101の部分の表面とのなす角度が、85°から89°である。このため、メモリ素子(メモリセル)の占有面積を許容内に抑えることができて、メモリセルアレイの集積度を向上させることができるとともに、アレイ化したときのワード線(ゲート電極108を含む)の加工を容易に行うことが可能となる。この理由を以下に説明する。この角度が85°より小さい場合は、傾斜分だけメモリセルの面積が大きくなり集積度が損なわれる。ゲート電極の膜厚が150nm、テクノロジーノードが180nmの場合、この角度が85°のときはメモリセルの大きさは、傾斜していないメモリセルに比べて約7%の増加となる。この面積増加は10%以下であるので、メモリセルアレイの集積度を阻害するものではない。したがって、ゲート電極108の角度は85°以上であることが好ましい。逆に、89°以上になると、アレイ化してメモリ素子を集積化させたときに、実施の形態2で詳細に説明するが、ワードラインを加工する際にゲート電極の一部が残ってしまい、隣り合うワード線がショートしてしまうという問題が生じる。したがって、ゲート電極108の傾斜角は89°以下であることが好ましい。以上のことより、ゲート電極108の傾斜角は、85°から89°であることが望ましいのである。更に、ゲート電極108の傾斜角が90°より小さいことで、電荷保持膜103がゲート電極108にオーバーラップする構造となる。このため、従来例と比して、ゲート電極108からの電界の垂直成分が大きくなる。したがって、電荷を電荷保持膜103へ注入する効率が良くなる。したがって、メモリ素子を高速化または低電圧化することが可能となる。
More specifically, an angle formed between the side surface of the
また、断面L字型の電荷保持膜を有する従来例と違って、本実施の形態では、ゲート電極108の側壁に沿った電荷保持膜の領域が存在しない。このため、この領域に電荷が保持されないので、電荷保持膜中の電荷移動によりホールと電子が再結合する確率が小さくなる。したがって、再結合による特性変動を抑制することができる。
Further, unlike the conventional example having a charge holding film having an L-shaped cross section, in this embodiment, there is no region of the charge holding film along the side wall of the
また、上記電荷保持膜103は、絶縁体材料であるシリコン窒化膜であるので、半導体記憶装置の製造工程が簡略化されて、歩留まりが向上する。もし、メモリ機能体の電荷保持膜が導電体であるとすると、隣接するメモリ素子が短絡しないようにメモリ機能体を素子毎に電気的に分離する工程が別途必要になるため、製造工程が増えて、コストが増加してしまうのである。
Further, since the
また、上記電荷保持膜103が絶縁体材料からなっているので、メモリ素子を集積化した際に、隣接するメモリ素子と干渉することがない。
Further, since the
(実施の形態2)
本実施の形態2は、実施の形態1のメモリセルをアレイ状に集積化させたものである。図2は、実施の形態1のメモリ素子1をアレイ状にしたときのメモリセルアレイを示している。図2(a)は本実施の形態2のメモリセルアレイの上面図、図2(b)は図2(a)のワード線140方向のA−A´断面図、図2(c)は、図2(a)のビット線111の方向のB―B´断面図をそれぞれ示している。
(Embodiment 2)
In the second embodiment, the memory cells of the first embodiment are integrated in an array. FIG. 2 shows a memory cell array when the
まず、図2(b)に示すように、ビット線111の方向の、ゲート酸化膜107、ゲート電極108、絶縁膜120、ゲート側壁絶縁膜109、電荷保持膜103、トンネル酸化膜102、チャネル160(実施の形態1では、チャネル領域130とオフセット領域131を足した領域)が形成されている。これらは実施の形態1と同様に形成されているので、ここでは説明を省略する。
First, as shown in FIG. 2B, the
図2(a)において、太点線150は1メモリセル単位を表し、このメモリセルがアレイ状に配置されて集積されている。図中の縦方向には実施の形態1のメモリセルのN型拡散領域111がビット線111として形成されている。図中の横方向にはワード線140が形成されている。図2(b)に示した活性領域とワード線140が交差する領域がメモリ素子のチャネルとなる。メモリセルの大きさは、最小加工寸法をフューチャーサイズのFとすると、ビット線方向とワード線方向ともに2Fピッチなので4F2になる。したがって、本メモリ素子はゲート電極108の左右に記憶保持膜が配置され、1セルあたり2ビットの記憶容量を持つことができるので、1ビットあたり2F2の面積にすることが可能である。このように、本実施の形態2のメモリアレイは集積度が優れている。
In FIG. 2A, a thick
図2(b)に示すように、ワード線140は、ゲート電極108、電極113、高融点金属シリサイド膜116から構成されている。図2(c)に示すように、ワード線140間は、酸化膜115によって埋め込まれて、電気的に絶縁されている。ゲート電極108には多結晶シリコン膜が、高融点金属シリサイド膜116にはTiSi2、CoSi2、NiSiなどが用いられる。電極113は不純物がドープされた多結晶シリコン膜が好ましいが、これに限るものではなく、W、WSi2、TiSi2、CoSi2、NiSiなどの金属でも良い。これら金属を用いる場合は、多結晶シリコン膜の場合よりも配線抵抗が低いため、高融点金属シリサイド膜116は不要となる。
As shown in FIG. 2B, the
また、図2(c)に示すように、電荷保持膜103は、ビット線方向に分離されている。このため、電荷保持領域が電荷保持膜103の領域に限定されるため、電子とホールの再結合による保持特性劣化を抑制して信頼性の高いメモリアレイを実現することができる。また、電荷が電荷保持膜103を伝わって隣接するメモリ素子に移動することがない。このため、隣接するメモリ素子間の干渉を防止することができる。
Further, as shown in FIG. 2C, the
次に、図3から図9を用いて、本実施の形態のメモリセルアレイの形成手順を詳細に説明する。図3から図6は、図2(b)のように、メモリセルアレイのワード線方向の断面図を用いて形成手順を説明するものである。図7から図9は、図2と同様に、(a)、(b)、(c)がメモリセルアレイの上面図、ワード線方向の断面図、ビット線方向の断面図をそれぞれ示したものである。 Next, the formation procedure of the memory cell array of this embodiment will be described in detail with reference to FIGS. 3 to 6 illustrate the formation procedure using a cross-sectional view of the memory cell array in the word line direction as shown in FIG. 2B. 7 to 9, as in FIG. 2, (a), (b), and (c) show a top view of the memory cell array, a sectional view in the word line direction, and a sectional view in the bit line direction, respectively. is there.
まず、図3(a)に示すように、半導体基板101上に、トンネル酸化膜102、電荷保持膜103、第1の絶縁膜の一例としてのシリコン酸化膜104、第2の絶縁膜の一例としてのシリコン窒化膜105を順次形成する。トンネル酸化膜102は熱酸化法を用いて、800℃から1000℃の温度で2nm〜7nmの膜厚になるよう形成する。電荷保持膜103は、シリコン窒化膜103を減圧化学気相成長(LPCVD)法により、650℃から800℃の温度、20Pa〜100Paの圧力で、4nm〜15nmの膜厚になるように形成した。なお、上記電荷保持膜103はシリコン窒化膜に限るものではなく、HfO2、HfAlO2、酸化アルミニウムなどの高誘電膜でも良い。上記シリコン酸化膜104は、LPCVD法により、750℃から850℃の温度、20Pa〜100Paの圧力で、5nm〜15nmの膜厚になるように形成した。このシリコン酸化膜104は、そのシリコン酸化膜104の上の膜であるシリコン窒化膜105をドライエッチングにより加工して第1のゲート電極108を埋め込むための溝106を形成する際に、このドライエッチングがシリコン基板101まで進んで、シリコン基板101の表面にエッチングダメージ層を形成するのを防止するためのストッパー膜として必要な膜である。このため、このシリコン酸化膜104の膜厚は、シリコン窒化膜105をドライエッチする際のシリコン窒化膜105とシリコン酸化膜104の選択比によって左右されて、選択比が大きいほど、シリコン窒化膜105は厚く、シリコン酸化膜104は薄く設定することができる。上記シリコン窒化膜105は電荷保持膜103と同様の条件で、LPCVD法により形成する。このシリコン窒化膜105の膜厚は、100nm〜250nmである。このシリコン窒化膜105に代えて他の絶縁膜を用いることができる。この絶縁膜としては、後の工程で第1のゲート電極108を形成する溝106を作成する際のその絶縁膜のドライエッチングによる加工時に、下地シリコン酸化膜104に対して選択比が大きい絶縁膜であれば良い。
First, as shown in FIG. 3A, a
次に、図3(b)に示すように、第1のゲート電極108を埋め込むための溝106を形成するために、周知のリソグラフィー技術とドライエッチング技術(例えば、RIE:反応性イオンエッチング)を用いてシリコン窒化膜105をエッチングする。このとき、このエッチングは、シリコン酸化膜104の膜厚が残るような条件で行われる。まず、レジストをパターニングした後、反応性イオンエッチング(RIE)により、シリコン窒化膜105をエッチングする。その後、レジストを除去する。このとき、RIEの条件は、2ステップ条件とした。1ステップ目の条件は、CHF3/CF4/Ar/O2の混合ガス、30mTorr〜60mTorrの圧力、RF(高周波)パワーは400W〜800Wとした。ガス流量に関しては、CF4/O2比が3以下になるような流量比がウエハ面内の均一性を向上させるため好ましい。また、RFパワーは大きいほどウエハ面内の均一性を向上させるため好ましい。2ステップ目の条件は、CH2F2/O2/Arの混合ガス、50mTorr〜90mTorrの圧力、RFパワーは500W〜600Wとした。1ステップ目のエッチングにより約50nmの膜厚を残してシリコン窒化膜105のほとんどをエッチングする。この膜厚は、エッチング量のウエハ面内均一性を考慮して1ステップ目のエッチングのみで、シリコン窒化膜105のエッチングが完了してしまわないような膜厚に設定すれば良い。その後、大気に暴露することなく2ステップ目のエッチングを行うことで残りのシリコン窒化膜105をエッチングした。1ステップ目のエッチング条件はシリコン酸化膜104に対する選択比は小さいが、高い異方性を持った条件である。2ステップ目のエッチング条件は、1ステップ目のエッチング条件より異方性は劣るものの、シリコン酸化膜104に対して選択比が大きい条件である。このように2ステップ条件にてエッチングを行う必要性について以下に説明する。当初、2ステップ目のエッチング条件のみで全てのシリコン窒化膜105をエッチングする検討を行ったが、シリコン窒化膜105の側壁部にデポ(堆積)生成物が付着するため、エッチングされたシリコン窒化膜105の側面の傾きが、85°以下という小さいテーパー角でしかエッチングができなかった。ドライエッチングにおいては一般的にデポ付着物が多い条件ではテーパー角は小さくなる。テーパー角が小さくなることは、その分メモリセルの面積が大きくなり集積度を高めることができなくなるため好ましくない。また、デポ付着物を減らすエッチング条件とすると、下地シリコン酸化膜104に対する選択比が小さくなり、シリコン酸化膜104でエッチングがストップせず、シリコン基板101までエッチングされて、シリコン基板101の表面にエッチングダメージが入って、メモリ特性に悪影響を及ぼしてしまう。したがって、異方性の高い条件で1ステップ目のエッチングを行った後に、選択比の大きな条件で2ステップ目のエッチングを行う2ステップ条件とすると、テーパー角を小さくすることなく、しかもシリコン基板101にダメージを与えることもなくシリコン窒化膜105のエッチングを行うことができる。2ステップ条件とすることで、テーパー角は85°から89°に制御できる。
Next, as shown in FIG. 3B, in order to form the
2ステップ目のエッチング条件は、膜厚の薄い下地シリコン酸化膜104でエッチングをストップさせる必要があるため、下地に対する選択比は大きいほうが良い。上記エッチング条件のパラメータはその選択比が大きくなるように設定されている。下地シリコン酸化膜104に対するシリコン窒化膜105のエッチング速度の選択比は、CH2F2とO2の混合比により大きく左右される。CH2F2/O2/Arの混合ガスのトータル流量が30sccm〜70sccmで、CH2F2/O2比が3より大きく10より小さい場合に選択比が3以上になることを実験により確認した。トータル流量および流量比により選択比は異なるが、3.6〜4.3の間の選択比を持つ条件が可能である。一方、CH2F2/O2/Arの混合ガスのトータル流量が70sccmより大きく、CH2F2/O2比が5より大きくなると、デポ付着物が多くなり、これに伴いウエハ面内のエッチング速度の均一性が悪くなったり、最悪の場合はエッチングストップが発生してエッチングが進まなくなってしまう現象を引き起こしてしまう。
As the etching conditions for the second step, it is necessary to stop the etching with the base
以上のように、2ステップ条件とすることで、下地シリコン酸化膜104を2nm〜5nmエッチングするだけで、シリコン窒化膜105のエッチングをストップさせ、しかも、テーパー角を85°以上89°以下に制御できるエッチングが可能となる。テーパー角が85°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。また、89°以下なので、ワード線の加工を容易に行うことが可能となる。この詳細は、ワード線の加工の説明のときに述べる。
As described above, by setting the two-step condition, the etching of the
次に、図3(c)に示すように、上記溝106の領域に残っているシリコン酸化膜104を希フッ酸により除去する。このとき、希フッ酸によるエッチング量を大きく設定し過ぎると、横方向にエッチングが進んで、凹みが形成される。この凹みが大きいと、その領域にワード線として形成する多結晶シリコン膜(第1のゲート電極)108が入り、ワード線の加工の際にも凹み領域に多結晶シリコン膜が残るため、ワード線間がショートしてしまうといった問題が生じる。したがって、希フッ酸によるエッチング量は、残ったシリコン酸化膜104の膜厚分にバラつきを考慮した最低限のエッチング量に留めておくことが好ましい。
Next, as shown in FIG. 3C, the
次に、図4(a)に示すように、電荷保持膜(シリコン窒化膜)103を上記2ステップ目のエッチング条件にてエッチングする。トンネル絶縁膜(トンネル酸化膜)102は2nm〜7nmと薄いので、エッチングダメージをシリコン基板101に導入しないために、このエッチングにおいてもトンネル酸化膜102に対して高い選択比が要求されるからである。この電荷保持膜102をエッチングするのにRIEを用いたが、これに限るものではなく、CDE(ケミカルドライエッチング)技術を用いても良い。
Next, as shown in FIG. 4A, the charge retention film (silicon nitride film) 103 is etched under the etching conditions of the second step. This is because the tunnel insulating film (tunnel oxide film) 102 is as thin as 2 nm to 7 nm, so that etching damage is not introduced into the
次に、図4(b)に示すように、ゲート絶縁膜(ゲート酸化膜)107および多結晶シリコン膜108を順次形成する。上記ゲート酸化膜107は、LPCVD(減圧化学的気相成長)法を用いてHTO(高温シリコン酸化膜)膜を形成した後に、このHTO膜を熱酸化して形成する。具体的には、上記HTO膜は、750℃から850℃の温度、20Paから60Paの圧力、N2O/SiH2Cl2の混合ガスの条件で形成される。本実施の形態では、780℃、40Pa、N2O:90sccm、SiH2Cl2:45sccmの条件で形成した。通常、HTO膜はSiH4/N2Oガスにより形成されるが、SiH4ガスをSiH2Cl2に変えることで、N2Oガスとの気相中の反応を抑制してウエハ表面反応が主体の反応系となるため、ウエハ面内の膜厚均一性が良い、また、成長速度をSiH4系より小さくできるため10nm以下という薄いシリコン酸化膜を形成する際の膜厚再現性が高くなる、といった効果がありSiH2Cl2系とすることは好ましい。熱酸化は、850℃〜950℃の温度で酸素雰囲気の条件で行う。本実施の形態2では、920℃の酸素雰囲気で行った。熱酸化は本条件に限るものではなく、スチーム酸化、酸素ラジカル酸化、酸素/塩化水素混合ガスによる酸化などを用いても良い。また、熱酸化の後にPMOSトランジスタのボロン突き抜けを抑制するために、N2OやNOガス雰囲気などでアニールしてゲート酸化膜107中に窒素をドープしても良い。ここで、HTO膜を形成した後に熱酸化するといった方法でゲート酸化膜107を形成した理由を以下に説明する。まず、熱酸化のみでゲート酸化膜107を形成した場合、電荷保持膜103であるシリコン窒化膜は耐酸化性が強いため、シリコン窒化膜103にはほとんど酸化膜が形成されない。約1nmの酸化膜がシリコン窒化膜103に形成されるが、この膜厚ではゲート電極108とシリコン窒化膜(電荷保持膜103)との絶縁性が保たれずショートして、電荷保持膜103に記憶させた電子がゲート電極108に流れてしまいメモリ保持が不可能になってしまう。また、HTO膜のみでゲート酸化膜107を形成した場合、熱酸化膜と比して膜質が悪く、特に、膜中に未結合手(ダングリングボンド)が多いため、そのダングリングボンドに電荷が容易に捕獲(トラップ)されてトランジスタ素子の特性が計時変化してしまうという問題が生じる。したがって、本実施の形態2では、HTO膜を形成することで、ゲート電極108と電荷保持膜103(シリコン窒化膜)とのショートを防止し、更に、このHTO膜を熱酸化することで、HTO膜中のダングリングボンドを酸素によりターミネイトしてトラップ密度を減少させているのであって、HTO膜を熱酸化してゲート酸化膜107を形成しているのである。
Next, as shown in FIG. 4B, a gate insulating film (gate oxide film) 107 and a
また、ゲート酸化膜107をISSG(In-situ Steam Generation)法により形成してもよい。ISSG酸化は950℃から1150℃の温度で、水素と酸素を用いたスチーム酸化である。このISSG酸化は、ランプ加熱方式で枚葉式装置であり急速酸化処理(RTO)方式の酸化方法である。この酸化方法はシリコン窒化膜103,105もシリコンを酸化する速度とほぼ同等の酸化速度で酸化することが可能であるため、図4(b)に示したように均一にゲート酸化膜107を形成することができる。したがって、HTO膜を予め形成しなくてもゲート電極108と電荷保持膜103の絶縁性を保つゲート酸化膜107を形成することができる。また、ISSG酸化は段差被覆性が良い。通常の熱酸化法では、溝106の底端部のゲート酸化膜107の膜厚が薄く形成されてしまうが、ISSG酸化法では高温スチーム酸化という膜の流動性が大きい酸化手法であるため、溝106の底部全域に渡って均一な厚さのゲート酸化膜107を形成することができる。したがって、膜の不均一性からくるトランジスタの移動度劣化などを抑制することができる。更に、HTO膜を形成した後にISSG酸化を行う方法でゲート酸化膜107を形成しても良い。ISSG酸化のようなスチーム酸化を用いるほうがゲート酸化膜107の膜質が向上するため好ましい。その理由を以下に説明する。HTO膜はLPCVD法により形成するため成長直後は膜密度が場所により不均一である。そこで、高温のスチーム酸化を行うと、HTO膜の流動性が大きくなり、それにより膜密度が均一化される。このため、酸素雰囲気での酸化と比して、ゲート酸化膜107とシリコン基板101との界面ラフネスを小さくすることができるので、シリコン基板表面の電子散乱による移動度劣化を抑制することができる。膜密度が不均一な状態で熱酸化すると密度が大きい領域は酸素の拡散速度が小さいため酸化速度が遅い、密度が小さい領域は酸素の拡散速度が大きいため酸化速度が速い。したがって、酸化速度の場所依存によりシリコン基板表面101の表面ラフネスが大きくなる。
Further, the
上記多結晶シリコン膜108は、LPCVD法により、600℃から650℃の温度、20Pa〜40Paの圧力、SiH4ガスを用いて形成した。
The
次に、図4(c)に示すように、CMP(化学機械的研磨)法により、シリコン窒化膜105上の多結晶シリコン膜108を除去し、溝106内に多結晶シリコン膜108を残す。このとき、CMP時にはゲート酸化膜107を残した状態で加工されるが、CMP後の0.5%の希フッ酸処理によりほとんど無くなってしまう。
Next, as shown in FIG. 4C, the
次に、図5(a)に示すように、リン酸ボイルでシリコン窒化膜105を除去する。このとき、下地シリコン酸化膜104が残る条件で行う必要がある。そうでないと電荷保持膜(シリコン窒化膜)103がエッチングされるためである。上記シリコン窒化膜105を除去する方法としては、リン酸ボイルに限らず、RIEによるドライエッチングやケミカルドライエッチングを用いても良い。
Next, as shown in FIG. 5A, the
次に、図5(b)に示すように、ゲート電極側壁絶縁膜109を形成するために、HTO膜125を周知のLPCVD法を用いて形成する。本実施の形態2では、50nm〜70nmの膜厚のHTO膜125を形成した。この膜厚は、オフセット領域130の幅をどの程度に設定するかによって決まる(図1参照)。オフセット130は、サイドウォール幅(HTO膜125の膜厚で決まる)と後工程のN型拡散層111の形成用のN型不純物110(図5(c)参照)の注入条件によるので後述する。
Next, as shown in FIG. 5B, in order to form the gate electrode
次に、図5(c)に示すように、周知のRIEによりHTO膜125をエッチングしてゲート電極側壁絶縁膜109を形成する。このとき、シリコン基板101の表面が露出するまで、シリコン酸化膜104、電荷保持膜(シリコン窒化膜)103およびトンネル酸化膜102もエッチングする。次に、N型拡散層111を形成するための、N型イオン110の注入を行う。N型の不純物として砒素を、5keV〜20keVの注入エネルギー、注入量は2×1015〜1×1016/cm2で行った。
Next, as shown in FIG. 5C, the
次に、図6(a)に示すように、高密度プラズマ(HDP)シリコン酸化膜112を形成する。まず、HDPシリコン酸化膜112を堆積した後、CMP処理することにより溝領域にHDPシリコン酸化膜112を形成する。CMP処理の際、多結晶シリコン膜108に対するHDPシリコン酸化膜112の選択比が10以上と大きいため、多結晶シリコン膜108はほとんどエッチングされなくて、膜厚が減ることは無い。
Next, as shown in FIG. 6A, a high density plasma (HDP)
次に、図6(b)に示すように、ワード線140(図6(c)参照)を形成するための第2のゲート電極としての多結晶シリコン膜113を形成する。その形成方法は多結晶シリコン膜108と同様である。ただし、上記多結晶シリコン膜113は、多結晶シリコン膜108上に積層するため、接触領域に自然酸化膜が成長して抵抗が高くなるのを抑制するために、反応炉へウエハをロードするときの温度を400℃程度と低温にすることが望ましい。または、ロードロック機構が付随したLPCVD装置で形成することが望ましい。ロードロック式LPCVD装置では、反応炉へのウエハロードを窒素もしくは真空雰囲気中で行う。このため、大気が混入しないため自然酸化膜がほとんど成長しない。
Next, as shown in FIG. 6B, a
次に、図6(c)に示すワード線140を形成する。これを図7から図9を用いて説明する。図7から図9において、(a)、(b)、(c)の各図は、メモリセルアレイの上面図、ワード線方向の断面図、ビット線方向の断面図をそれぞれ示したものである。図7(a)に示した太点線は電荷保持膜(シリコン窒化膜)103である。この時点ではビット線方向に連続的に形成されている。まず、図7(a)、(b)、(c)に示すように、周知のリソグラフィー技術およびドライエッチング技術を用いてビット線(N型拡散層)111とは垂直な方向に、多結晶シリコン膜108および113をパターニングする。図7(b)に示すように、A―A’断面のワード線間のスペース領域には多結晶シリコン膜108および113を残らないように完全にエッチングして除去する。多結晶シリコン膜108をエッチングしている間、多結晶シリコン膜108の無い領域は、HDP絶縁膜112およびゲート電極側壁絶縁膜109が10nmから50nmほどエッチングされる。この工程のときに、図4(a)で説明した溝106の側面のテーパー角を89°以下に設定した効果が出てくる。この多結晶シリコン膜108および113をエッチングする工程は、直進方向性を持ったRIE法により処理されている。したがって、このような段差上で多結晶シリコン膜108を全て除去するには90°より段差角度(テーパー角)が小さくないほうが有利なのである。90°より大きい場合、側壁部に多結晶シリコン膜108が残ってワード線140間のショートという致命的な不良を引き起こしてしまう。エッチングの際にラジカルによる等方性エッチングの成分を持たせて側壁部の多結晶シリコン膜を除去することも可能ではあるが、エッチング条件にマージンが少なくなってしまうという問題や、等方性エッチング分の寸法シフトを考慮してアレイを設計する必要からセル面積が大きくなってしまうという問題が生じるので好ましくない。
Next, the
次に、図8(a)に示すように、電荷保持膜(シリコン窒化膜)103をワード線方向に切断する。図8(a)および図8(c)に示すように、HTO膜114を堆積した後に、RIEにてエッチバックすることにより電荷保持膜103が分離される。図8(a)の太点線が分離された電荷保持膜(シリコン窒化膜)103を示している。HTO膜114の膜厚は例えば20nmとしたが、これに限るものではなく、ワード線間のスペース幅を考慮して常識的な膜厚を設定すればよい。しかし、このHTO膜114の膜厚は薄いほうが良い。ビット線方向の電荷保持膜(シリコン窒化膜)103の幅が短くなり、電荷の移動範囲を抑制して特性変動を防止することが可能になるからである。また、HTO膜114を形成しないでワード線をマスクとしてエッチバックしても良い。この場合は、後工程のワード線間のスペースに絶縁膜を埋め込む際に段差が、HTO膜114のサイドウォールを形成した場合と比して急な形状となるため、完全には埋め込むことができずにボイド(空孔)が生じてしまうリスクが発生するという問題がある。
Next, as shown in FIG. 8A, the charge retention film (silicon nitride film) 103 is cut in the word line direction. As shown in FIGS. 8A and 8C, after the
次に、図9に示すように、HTO膜115を堆積した後に、RIEにて多結晶シリコン膜113の表面が出るまでエッチバックすることにより、ワード線間のスペース領域をHTO膜115にて埋め込む。この工程を施すことで、後工程の高融点シリサイド膜を形成するときにワード線間のショートを防止することができる。
Next, as shown in FIG. 9, after the
次に、図6(b)に示す多結晶シリコン膜108および113にN型の不純物をドープするために、図示はしていないが、N型の不純物イオンを周知のイオン注入法により注入した。注入種は燐と砒素のどちらでも良く、エネルギーが3keV〜60keV、注入量が1×1015〜1×1016/cm2の条件で注入すれば良い。砒素を選択するほうが好ましく、これは、本発明のメモリ素子を動作させるための周辺回路のNチャネル型トランジスタのソース/ドレイン拡散層を形成する不純物イオン注入と兼ねたほうがプロセスコストを低減することができるからである。周辺回路のNチャネル型トランジスタには短チャネル効果を抑制する目的で一般的に砒素が使用されている。次に、注入した不純物の活性化のためのアニール処理を行う。急速熱処理(RTA)を行うことにより注入された不純物が活性化される。この工程もメモリ周辺回路のソース/ドレイン拡散層の形成用のアニール処理と兼ねるとプロセスコストを低減することができる。次に、周知の技術を用いて、高融点シリサイド膜116を形成する。上記多結晶シリコン膜108,113および高融点シリサイド膜116は、ワード線140を構成する。
Next, in order to dope the
次に、図示はしていないが、周知の技術により、層間絶縁膜、メタル配線を形成することにより、メモリセルアレイが形成される。 Next, although not shown, a memory cell array is formed by forming an interlayer insulating film and metal wiring by a known technique.
このように、本実施の形態2の半導体記憶装置の製造方法では、特殊なプロセスを用いることなく、実施の形態1のメモリ素子をアレイ状に小さいセル面積を維持しながら集積化することができる。したがって、この半導体記憶装置の製造方法によれば、高集積されたメモリLSIを生産性が高く、低コストで製造できる。 As described above, in the method of manufacturing the semiconductor memory device of the second embodiment, the memory elements of the first embodiment can be integrated in an array while maintaining a small cell area without using a special process. . Therefore, according to this method for manufacturing a semiconductor memory device, a highly integrated memory LSI can be manufactured with high productivity and at low cost.
CVD(化学気相成長)法により形成したシリコン酸化膜を熱酸化してゲート酸化膜(シリコン酸化膜)107を形成しているので、通常の熱酸化法によりシリコン酸化膜を形成する場合に比して、電荷保持膜103の側面部にもシリコン酸化膜107を形成することができる。したがって、ゲート電極108と電荷保持膜103とがショートして電荷保持膜103中の電荷がゲート電極108に逃げてメモリ特性を変動させることを防止することができる。
Since the gate oxide film (silicon oxide film) 107 is formed by thermally oxidizing the silicon oxide film formed by the CVD (chemical vapor deposition) method, it is compared with the case where the silicon oxide film is formed by the normal thermal oxidation method. Thus, the
また、上記実施の形態2では、シリコン酸化膜102,107を形成するときのシリコンソースガスとしてSiH2Cl2またはSiCl4を用いるので、SiH4ガスを用いる場合と比して、半導体基板101上に均一な膜厚でシリコン酸化膜102,107を形成することができる。
In the second embodiment, since SiH 2 Cl 2 or SiCl 4 is used as the silicon source gas when forming the
1 メモリ素子
20 メモリ機能体
101 半導体基板
102 トンネル酸化膜
103 電荷保持膜
107 ゲート酸化膜
108 ゲート電極
109 側壁絶縁膜
111 ソース/ドレイン拡散領域
120 絶縁膜
130 オフセット領域
131 チャネル領域
DESCRIPTION OF
Claims (11)
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域とは逆導電型を有するソース/ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成されると共に、電荷を保持する機能を有するメモリ機能体と
を備え、
上記メモリ機能体は、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含み、
上記電荷保持膜は、上記ゲート電極のゲート長方向にほぼ均一な膜厚で上記トンネル絶縁膜上に形成されている
ことを特徴とする半導体記憶装置。 A semiconductor layer;
A gate electrode formed on the semiconductor layer via a gate insulating film;
A channel region disposed under the gate electrode via the gate insulating film;
A source / drain diffusion region disposed on both sides of the channel region and having a conductivity type opposite to that of the channel region;
A memory function body formed on at least both sides of the gate electrode and having a function of holding electric charge;
The memory function body includes a tunnel insulating film and a charge retention film sequentially formed on the semiconductor layer,
The semiconductor memory device, wherein the charge retention film is formed on the tunnel insulating film with a substantially uniform film thickness in the gate length direction of the gate electrode.
上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっていることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
2. A semiconductor memory device according to claim 1, wherein the gate length of the gate electrode gradually increases as the distance from the gate insulating film increases.
上記ゲート電極の側面と、上記メモリ機能体の下方の上記半導体層の部分の表面とのなす角度が、85°から89°であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1 or 2,
An angle formed between a side surface of the gate electrode and a surface of a portion of the semiconductor layer below the memory function body is 85 ° to 89 °.
上記電荷保持膜が絶縁体材料からなり、
上記メモリ機能体の少なくとも一部が上記ソース/ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
The charge retention film is made of an insulator material,
A semiconductor memory device, wherein at least a part of the memory function body overlaps a part of the source / drain diffusion region.
上記半導体層の表面において、上記ゲート電極と、上記ソース/ドレイン拡散領域の各々とが、ゲート長方向に離間していることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
A semiconductor memory device, wherein, on the surface of the semiconductor layer, the gate electrode and each of the source / drain diffusion regions are separated in the gate length direction.
上記トンネル絶縁膜の膜厚はほぼ均一であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
A semiconductor memory device, wherein the tunnel insulating film has a substantially uniform film thickness.
上記半導体層上の一部の特定の領域において、上記トンネル絶縁膜、電荷保持膜、第1の絶縁膜および第2の絶縁膜を除去して溝を形成する工程と、
上記半導体層上にゲート酸化膜を形成する工程と、
上記溝内に第1のゲート電極を形成する工程と、
上記第1のゲート電極の両側に、上記トンネル絶縁膜の一部および上記電荷保持膜の一部を含むメモリ機能体を形成する工程と、
ビット線となるソース/ドレイン拡散領域を形成するために、上記半導体層に不純物の注入を行う工程と、
第2のゲート電極をその第2のゲート電極の一部が上記第1のゲート電極と接するように形成する工程と、
上記第2のゲート電極および上記第1のゲート電極を加工してワード線を形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。 Forming a tunnel insulating film, a charge holding film, a first insulating film, and a second insulating film on the semiconductor layer;
Forming a groove by removing the tunnel insulating film, the charge retention film, the first insulating film, and the second insulating film in a certain specific region on the semiconductor layer;
Forming a gate oxide film on the semiconductor layer;
Forming a first gate electrode in the trench;
Forming a memory function body including a part of the tunnel insulating film and a part of the charge retention film on both sides of the first gate electrode;
Injecting impurities into the semiconductor layer to form source / drain diffusion regions to be bit lines;
Forming a second gate electrode such that a portion of the second gate electrode is in contact with the first gate electrode;
And a step of processing the second gate electrode and the first gate electrode to form a word line.
上記溝を形成する工程において、上記溝の側壁が85°から89°の順テーパーになるように形成することを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7.
A method of manufacturing a semiconductor memory device, wherein, in the step of forming the groove, the side wall of the groove is formed to have a forward taper of 85 ° to 89 °.
上記ゲート酸化膜を形成する工程は、上記ゲート酸化膜をISSG酸化法により形成する工程であることを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7.
The method of manufacturing a semiconductor memory device, wherein the step of forming the gate oxide film is a step of forming the gate oxide film by an ISSG oxidation method.
上記ゲート酸化膜を形成する工程は、CVD法により形成したシリコン酸化膜を熱酸化して上記ゲート酸化膜を形成する工程であることを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7.
The method of manufacturing a semiconductor memory device, wherein the step of forming the gate oxide film is a step of thermally oxidizing a silicon oxide film formed by a CVD method to form the gate oxide film.
上記シリコン酸化膜を形成するときのシリコンソースガスとしてSiH2Cl2またはSiCl4を用いることを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 10.
A method of manufacturing a semiconductor memory device, wherein SiH 2 Cl 2 or SiCl 4 is used as a silicon source gas for forming the silicon oxide film.
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