KR100478202B1 - 초 경량 반도체 패키지 - Google Patents

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Abstract

본 발명은 와이어 본딩과 몰딩 공정을 없애고 웨이퍼상에서 반도체 칩에 금재질의 범프를 연결하여 반도체 칩을 분리하면서 회로기판에 금속재질의 단자가 내부의 회로기판과 연결될 수 있도록 함으로서 조립공정을 단순화시켜 생산성 향상과 원가를 절감할 수 있는 초 경량 반도체 패키지에 관한 것이다.

Description

초 경량 반도체 패키지{ultra semiconductor package}
본 발명은 초 경량 반도체 패키지에 관한 것으로서, 더 자세하게는 와이어 본딩과 몰딩 공정을 없애고 웨이퍼상에서 반도체 칩에 금재질의 범프를 연결하여 반도체 칩을 분리하면서 회로기판에 금속재질의 단자가 내부의 회로기판과 연결될 수 있도록 함으로서 조립공정을 단순화시켜 생산성 향상과 원가를 절감할 수 있는 초 경량 반도체 패키지에 관한 것이다.
최근 반도체칩의 급속한 고집적화 및 소형화 추세에 따라 전자기기나 가전제품들도 소형화되고 있고, 이러한 추세에 따라 반도체패키지의 크기도 반도체칩의 크기로 축소되고 있다. 이와 같이 반도체칩의 크기로 축소된 반도체패키지로서는 여러 종류가 있으나 대표적으로 칩싸이즈(Chip size) 반도체패키지, 마이크로 볼그단자어레이(Micro ball grid array) 반도체패키지 등이 있으며, 이중에서도 상기 마이크로 볼그단자어레이 반도체패키지는 초소형의 반도체칩에 역시 초소형의 가요성회로기판을 접착하고 봉지재로 감싼 반도체패키지로서 초소형의 전자기기나 부품 등에 많이 사용되고 있다.
이러한 마이크로 볼그단자어레이 반도체패키지의 통상적인 구조 및 그 반도체패키지에 사용되는 가요성회로기판의 구조를 간단히 설명하면 다음과 같다.
도 1에서 보듯이 통상적인 종래의 가요성 회로기판의 반도체 패키지는 먼저, 반도체 칩(4)을 중심으로, 상기 반도체 칩(4)의 상면에는 아래부분에 미세한 회로패턴이 형성된 가요성회로기판(1)이 형성되어 있다. 상기 가요성회로기판(1)의 회로패턴은 통상적인 구리(cu)박막이다.
상기 가요성회로기판(1)은 미세한 회로패턴의 전기적인 신호를 외부와 상호 전달될 수 있도록 다수의 솔더볼(3)이 연결되어 있다.
또한, 상기 가요성회로기판(1)은 회로패턴과 반도체 칩(4)간에 전기적인 신호를 상호 전달할 수 있도록 와이어(6)가 연결되어 있으며, 특히 가요성회로기판(1)은 반도체 칩(4)이 원할하게 탑재될 수 있도록 반도체 칩(4)과 가요성회로기판(1)간에는 얇은 막의 에폭시(7)를 형성시키고 반도체 칩(4)이 외부에 들어나지 않도록 봉지재(5)를 충진시켜 덮어 씌워져 있다.
그러나, 이러한 종래의 반도체 패키지는 전체 반도체 패키지 사용 이후에 버리는 부분이 많아 폐기물이 늘어나게 되면서 환경공해를 불러 일으키게 되는 문제점을 가지고 있다.
본 발명은 이와 같은 종래의 제반 문제점을 해결하기 위기 위한 것으로서 그 목적은 와이어 본딩과 몰딩 공정을 없애고 웨이퍼상에서 반도체 칩에 금재질의 범프를 연결하여 반도체 칩을 분리하면서 회로기판에 금속재질의 단자가 내부의 회로기판과 연결될 수 있도록 함으로서, 조립공정을 단순화시켜 생산성 향상과 원가를 절감할 수 있도록 하는 데 있다.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 이 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 동작상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 단면구성도로서, 환경 친화적이며 다수의 공정이 삭제된 반도체 패키지에 관한 것이다.도시된 바와 같이 본 발명에 의한 반도체 패키지는 캐비티(13)를 갖는 회로기판(10), 상기 회로기판(10)의 캐비티(13)에 열압착된 반도체 칩(20) 및 상기 반도체 칩(20)을 회로기판(10)의 캐비티(13)에 안정적으로 고정시키는 에폭시(30)로 이루어져 있다.상기 회로기판(10)은 상면에 일정 깊이의 캐비티(13)가 형성되고, 상기 캐비티(13)에는 다수의 회로패턴(12)이 형성되며, 상기 회로패턴(12)에는 다수의 은 범프(22)가 형성되고, 하면에는 상기 회로패턴(12)과 연결된 다수의 단자(11)가 배열되어 있다.상기 반도체 칩(20)은 상기 회로기판(10)의 캐비티(13)에 안착되어 그 두께가 상쇄되는 동시에, 하면에 다수의 금 범프(21)가 형성되어 상기 은 범프(22)와 접속되어 있다.상기 에폭시(30)는 상기 반도체 칩(20)을 상기 회로기판(10)의 캐비티(13)에 고정시키는 동시에, 상기 반도체 칩(20)의 상면만 노출되도록 한다.
여기서, 상기 반도체 칩(20)을 회로기판(10)에 열압착하기 위해 먼저, 웨이퍼(wafer)상태에 놓여있는 반도체 칩(20) 아래에 일정 크기의 금(Au)으로 이루어진 범프(21)를 형성시킨다.
삭제
또한 금재질의 펌프(21)가 형성된 웨이퍼는 각각의 칩으로 분리 하기 위해 자름(sawing) 공정을 수행한다.
상기 펌프(21)가 결합된 반도체 칩(20)은 금재질의 범프(21) 아래에 전기적인 신호를 전달할 수 있도록 은 재질의 범프(22)를 적층하여 연결한 구성을 갖는다.
또한, 상기 회로기판(10)은 상부표면에 구리재질의 회로패턴(12)이 돌출되면서 내부를 관통하여 아래로 길게 연결되는 구성을 갖는다.
삭제
상기 회로기판(10)은 저면에 돌출형성되어 외부와 전기적인 신호를 상호 전달할 수 있도록 회로패턴(12)의 끝단에 연결되는 금속재질의 단자(11)가 연결되는 구성을 갖는다.
이와 같이 구성되는 본 발명의 작용효과를 상세히 설명하면 다음과 같다.
본 발명은 반도체 패키지를 공정시 와이어 본딩 및 몰딩 작업을 수행하지 않고 제품을 제작할 수 있는 것으로서, 도 2에서 보는 바와 같이 웨이퍼상에 형성된 반도체 칩(20)의 저면에 적정한 크기와 부피의 금재질의 범프(21)를 형성시킨다.
이때 작업자는 웨이퍼상의 반도체 칩(20)을 각각 나눌 수 있도록 자름(sawing) 공정을 거쳐 분리하게 된다.
따라서, 분리된 반도체 칩(20)은 아래의 금재질의 범프(21)에 은재질의 범프(22)를 적층 연결하여 회로기판(10)에 탑재시 회로기판(10)내에 형성된 회로패턴(12)과 일치하게 탑재할 수 정확하게 위치를 선정한 후 열압착에 의해 위치고정시키게 된다.
여기서, 반도체 칩(20)은 회로기판(10)으로부터 원할하게 탑재될 수 있도록 비전도성 에폭시(30)를 충진시키게 된다. 이때, 상기 반도체 칩(20)의 상면은 상기 에폭시(30) 외부로 노출되도록 함으로써, 그 방열 성능이 향상되도록 한다.
상기 회로기판(10)은 내부의 회로기판과 연결되는 단자(11)가 외부의 전기적인 신호와 상호 전달될 수 있도록 아래 외주면에 돌출연결 되도록 하는 것이다.
이와 같이 작용하는 본 발명은 와이어 본딩과 몰딩 공정을 없애고 웨이퍼상에서 반도체 칩에 금재질의 범프를 연결하여 반도체 칩을 분리하면서 회로기판에 금속재질의 단자가 내부의 회로기판과 연결될 수 있도록 함으로서, 조립공정을 단순화시켜 생산성 향상과 원가를 절감할 수 있는 효과를 갖는다.
또한 본 발명은 반도체 패키지 제작시 반도체 칩을 탑재할때 비전도성의 에폭시를 에워싸게 되므로 봉지고정을 거치지 않게 되므로 원가절감 및 생상성을 향상시킬 수 있다.
도 1은 종래의 볼그레이드어래이 반도체 패키지의 단면구성도이다.
도 2는 본 발명의 실시예에 따른 초경량 반도체 패키지의 단면구성도이다.
도 3은 도 2의 부분화대도이다.
-도면의 주요부분에 대한 부호설명-
1;회로기판 3;솔더볼
4,20;반도체 칩 5;봉지재
6;와이어 7,30;에폭시
10;회로기판 11;단자
12;회로패턴 21,22;범프

Claims (3)

  1. (2회 정정) 상면에 일정 깊이의 캐비티(13)가 형성되고, 상기 캐비티(13)에는 다수의 회로패턴(12)이 형성되며, 상기 회로패턴(12)에는 다수의 은 범프(22)가 형성되고, 하면에는 상기 회로패턴(12)과 연결된 다수의 단자(11)가 배열된 회로기판(10);
    상기 회로기판(10)의 캐비티(13)에 안착되어 그 두께가 상쇄되는 동시에, 하면에 다수의 금 범프(21)가 형성되어 상기 은 범프(22)와 접속되는 반도체 칩(20); 및,
    상기 반도체 칩(20)을 상기 회로기판(10)의 캐비티(13)에 고정시키는 동시에 상기 은 범프(22) 및 금 범프(21)를 모두 에워싸며, 상기 반도체 칩(20)의 상면만 외부로 노출되도록 하는 에폭시(30)를 포함하여 이루어진 것을 특징으로 하는 초 경량 반도체 패키지.
  2. 삭제
  3. 삭제
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