KR100473343B1 - printed circuit board for semiconductor package - Google Patents
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Abstract
이 발명은 반도체패키지용 인쇄회로기판에 관한 것으로, 봉지 공정시에 골드게이트 외측의 플래시(봉지재 찌꺼기) 발생을 억제할 수 있도록, 판상의 수지층과, 상기 수지층의 상면 중앙에 형성된 칩탑재부와, 상기 칩탑재부의 외주연에 방사상으로 연장된 다수의 배선패턴과, 상기 수지층의 모서리 부근으로서 상기 칩탑재부를 향하여 봉지재가 용이하게 흐를 수 있도록 형성된 골드게이트와, 상기 수지층의 하면에 상기 배선패턴에 연결된 다수의 볼랜드와, 상기 수지층의 둘레 부근에 봉지 공정중 하부 금형에 접지되어 정전기가 유출되도록 형성된 정전기 방출 패드와, 상기 골드게이트, 배선패턴의 일정 부분, 볼랜드 및 정전기 방출 패드를 제외한 수지층의 상,하면에 코팅된 솔더마스크로 이루어진 반도체패키지용 인쇄회로기판에 있어서, 상기 정전기 방출 패드는 상기 수지층의 둘레 부근에서는 상기 골드게이트의 폭보다 넓은 확장부가 형성되고, 상기 둘레 부근에서 멀어지는 수지층의 내측 방향으로는 상기 확장부에 연결된 동시에 상기 골드게이트의 폭과 같거나 작게 축소부가 형성되어 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board for a semiconductor package, and includes a plate-shaped resin layer and a chip mounting portion formed at the center of the upper surface of the resin layer so as to suppress the occurrence of flash (encapsulant residue) outside the gold gate during the encapsulation process. And a plurality of wiring patterns extending radially on the outer periphery of the chip mounting portion, a gold gate formed to easily flow toward the chip mounting portion near the edge of the resin layer, and on the bottom surface of the resin layer. A plurality of ball lands connected to a wiring pattern, an electrostatic discharge pad which is grounded to a lower mold during the encapsulation process near the periphery of the resin layer, and discharges static electricity; In the printed circuit board for a semiconductor package consisting of a solder mask coated on the upper and lower surfaces of the resin layer, except for the The previous release pad has an extension portion wider than the width of the gold gate in the vicinity of the periphery of the resin layer, and is connected to the extension portion in the inner direction of the resin layer away from the periphery and at the same time as the width of the gold gate. Characterized in that the reduced portion is formed.
Description
본 발명은 반도체패키지용 인쇄회로기판에 관한 것으로, 더욱 상세하게 설명하면 봉지 공정시에 골드게이트 외측의 플래시(봉지재 찌꺼기) 발생을 억제할 수 있는 반도체패키지용 인쇄회로기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board for semiconductor packages. More particularly, the present invention relates to a printed circuit board for semiconductor packages which can suppress the occurrence of flash (encapsulant dregs) outside the gold gate during the sealing process.
통상 반도체패키지용 인쇄회로기판은 반도체칩을 탑재하여 외부장치상에 지지 및 고정하고, 그 반도체칩과 외부장치 사이에서 소정의 전기적 신호를 매개해주는 역할을 한다. 이러한 반도체패키지용 인쇄회로기판은 통상 다수의 유닛이 하나의 스트립을 이루며, 반도체패키지 제조 공정에는 상기 스트립채로 이송 및 작업된다. 상기 각각의 인쇄회로기판 유닛은 통상 열경화성 수지층을 중심으로 그 양면에 구리박막으로 된 다수의 도전성 배선패턴 및 볼랜드 등이 형성되어 있고, 양표면은 솔더마스크 등으로 코팅되어 이루어져 있다.In general, a printed circuit board for a semiconductor package has a semiconductor chip mounted thereon to support and fix the same on an external device and to mediate a predetermined electrical signal between the semiconductor chip and the external device. Such a printed circuit board for a semiconductor package usually includes a plurality of units forming one strip, and the semiconductor package manufacturing process is transported and worked on the strip. Each of the printed circuit board units is typically formed with a plurality of conductive wiring patterns and ball lands made of copper thin films on both sides of the thermosetting resin layer, and both surfaces are coated with a solder mask or the like.
도1a 및 도1b를 참조하면, 이러한 종래 반도체패키지용 인쇄회로기판(100')의 평면도 및 저면도가 도시되어 있다.1A and 1B, a plan view and a bottom view of a conventional printed circuit board 100 'for semiconductor packages are shown.
도시된 바와 같이 종래 반도체패키지용 인쇄회로기판(100')은 판상의 수지층(2')(도2 참조)과, 상기 수지층(2')의 상면 중앙에 형성된 칩탑재부(4')와, 상기 칩탑재부(4')의 외주연에 방사상으로 연장된 다수의 배선패턴(6')과, 상기 수지층(2')의 모서리 부근으로서 상기 칩탑재부(4')를 향하여 봉지재(30')(도2 참조)가 용이하게 흐를 수 있도록 형성된 골드게이트(8')와, 상기 수지층(2')의 하면에 상기 배선패턴(6')에 연결된 다수의 볼랜드(10')와, 상기 수지층(2')의 둘레 부근에 봉지 공정중 하부 금형(21')(도2 참조)에 접지되어 정전기가 유출되도록 형성된 직사각 모양의 정전기 방출 패드(12')와, 상기 골드게이트(8'), 배선패턴(6')의 일정 부분, 볼랜드(10') 및 정전기 방출 패드(12')를 제외한 수지층(2')의 상,하면에 코팅된 솔더마스크(14')로 이루어져 있다.As shown, the conventional printed circuit board 100 'for semiconductor packages includes a plate-shaped resin layer 2' (see FIG. 2), a chip mounting portion 4 'formed at the center of the upper surface of the resin layer 2', and the like. And a plurality of wiring patterns 6 'extending radially around the outer periphery of the chip mounting portion 4' and the encapsulant 30 toward the chip mounting portion 4 'as near the edges of the resin layer 2'. A gold gate 8 'formed so as to easily flow' '(see FIG. 2), a plurality of ball lands 10' connected to the wiring pattern 6 'on the bottom surface of the resin layer 2', A rectangular electrostatic discharge pad 12 ′ formed in the encapsulation process near the periphery of the resin layer 2 ′ and grounded to the lower mold 21 ′ (see FIG. 2) to discharge static electricity, and the gold gate 8. '), A solder mask 14' coated on the upper and lower surfaces of the resin layer 2 'except for a portion of the wiring pattern 6', the borland 10 'and the electrostatic discharge pad 12'. .
여기서, 상기와 같은 하나의 구조를 유닛으로 정의하면, 이러한 유닛은 슬롯을 경계로 다수가 일렬로 형성된 스트립 형태를 한다. 통상 반도체패키지는 상기와 같은 스트립채로 이동하면서 다이 본딩, 와이어 본딩 및 봉지 공정이 수행된 후, 낱개의 반도체패키지로 싱귤레이션된다.Here, if one structure as described above is defined as a unit, such a unit has a strip shape in which a plurality of units are arranged in a line with respect to a slot. In general, a semiconductor package is subjected to die bonding, wire bonding, and encapsulation while moving in a strip as described above, and then singulated into individual semiconductor packages.
또한, 상기 정전기 방출 패드(12')는 통상 APMP(Au Plated Metal Plane)라고도 하며, 이는 통상의 구리 박막 표면에 금이 도금되어 형성된 것이다.In addition, the electrostatic discharge pad 12 ′ is also commonly referred to as Au Plated Metal Plane (APMP), which is formed by plating gold on a conventional copper thin film surface.
도면중 미설명 부호 16'는 인쇄회로기판(100')을 장비의 소정 위치로 로딩 및 고정하기 위한 로딩홀이고, 17'는 유닛 사이에 형성된 열팽창 완충용 슬럿이며, 18'는 낱개의 반도체패키지로 싱귤레이션될 때 기준이 되는 싱귤레이션 홀이다.In the figure, reference numeral 16 'is a loading hole for loading and fixing the printed circuit board 100' to a predetermined position of the equipment, 17 'is a thermal expansion buffer slot formed between units, and 18' is a single semiconductor package. This is the singulation hole that becomes the reference when singulating.
도2를 참조하면, 종래 반도체패키지용 인쇄회로기판(100')의 봉지 상태가 도시되어 있다. 여기서, 인쇄회로기판(100')은 도1b의 1-1선에 해당하는 단면이다.2, the encapsulation state of a conventional printed circuit board 100 'for semiconductor packages is shown. Here, the printed circuit board 100 'is a cross section corresponding to line 1-1 of FIG. 1B.
도시된 바와 같이 상기 인쇄회로기판(100')은 하부 금형(21')과 상부 금형(22') 사이에 위치된 후, 상기 상부 금형(22')에 형성된 런너(23')를 통해서 고압의 봉지재(30')가 인쇄회로기판(100')의 상면중 칩탑재부(4') 주변으로 인젝션된다. 물론, 상기 런너(23')는 상기 인쇄회로기판(100')의 골드게이트(8')와 같은 위치 및 같은 모양으로 상부 금형(22')에 음각되어 있다.As shown, the printed circuit board 100 ′ is positioned between the lower mold 21 ′ and the upper mold 22 ′, and then is driven through a runner 23 ′ formed in the upper mold 22 ′. The encapsulant 30 'is injected around the chip mounting portion 4' of the upper surface of the printed circuit board 100 '. Of course, the runner 23 'is engraved on the upper mold 22' in the same position and shape as the gold gate 8 'of the printed circuit board 100'.
한편, 상기와 같은 봉지 공정중 상기 봉지재(30')는 고압으로 골드게이트(8')의 상면을 따라서 인젝션되기 때문에 상기 골드게이트(8')와 대응되는 수지층(2')은 약간 하부 방향으로 휘게 된다. 물론, 상기와 같은 휨 현상에 의해 상기 골드게이트(8')와 대응되는 수지층(2')의 하면의 정전기 방출 패드(12')가 하부 금형(21')에 자연스럽게 접촉되고, 이런 현상에 의해 인쇄회로기판(100')에 유기된 정전기가 모두 하부 금형(21')을 통하여 외부로 방출된다.Meanwhile, since the encapsulant 30 'is injected along the upper surface of the gold gate 8' at a high pressure during the encapsulation process, the resin layer 2 'corresponding to the gold gate 8' is slightly lower. Bend in the direction. Of course, the electrostatic discharge pad 12 'of the lower surface of the resin layer 2' corresponding to the gold gate 8 'naturally comes into contact with the lower mold 21' due to the warpage. As a result, all static electricity induced on the printed circuit board 100 ′ is discharged to the outside through the lower mold 21 ′.
그러나, 이러한 종래의 인쇄회로기판(100') 및 이것의 봉지 공정은 상기 인쇄회로기판(100')의 정전기 방출 패드(12')가 대략 직사각 모양으로 너무 넓게 형성되어 있음으로써, 상기 골드게이트(8') 주변의 수지층(2')이 과도하게 휘는 단점이 있다. 따라서, 상기 수지층(2')의 상면 즉, 골드게이트(8') 주변의 솔더마스크(14')와 상부 금형(22') 사이에 소정 간극이 형성되고, 이 간극으로 고압의 봉지재(30')가 침투됨으로써, 과량의 플래시(31')(봉지재 찌꺼기)가 발생되는 문제가 있다.However, in the conventional printed circuit board 100 'and the encapsulation process thereof, the electrostatic discharge pad 12' of the printed circuit board 100 'is formed too wide in a substantially rectangular shape, so that the gold gate ( 8 ') has a disadvantage of excessively bent the resin layer 2'. Thus, a predetermined gap is formed between the upper surface of the resin layer 2 ', that is, the solder mask 14' around the gold gate 8 'and the upper mold 22', and the high-pressure encapsulant ( 30 ') penetrates, causing an excessive amount of flash 31' (encapsulant dregs) to occur.
또한, 상기 골드게이트(8') 상면의 봉지재(30')는 경화후 용이하게 분리되지만, 상기 솔더마스크(14')의 표면에 경화된 플래시(31')는 쉽게 분리되지 않음으로써, 인쇄회로기판(100')의 외관 불량은 물론, 골드게이트(8') 위의 경화된 플래시(31')의 분리시 솔더마스크(14')의 일부분이 함께 박리되는 문제가 있다.In addition, the encapsulant 30 'on the upper surface of the gold gate 8' is easily separated after curing, but the hardened flash 31 'on the surface of the solder mask 14' is not easily separated, thereby printing. In addition to a poor appearance of the circuit board 100 ', a portion of the solder mask 14' is peeled together when the cured flash 31 'is separated on the gold gate 8'.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 봉지 공정시에 골드게이트 외측의 플래시 발생을 억제할 수 있는 반도체패키지용 인쇄회로기판을 제공하는데 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a printed circuit board for a semiconductor package that can suppress the occurrence of flash outside the gold gate during the sealing process.
상기한 목적을 달성하기 위해 본 발명은 판상의 수지층과, 상기 수지층의 상면 중앙에 형성된 칩탑재부와, 상기 칩탑재부의 외주연에 방사상으로 연장된 다수의 배선패턴과, 상기 수지층의 모서리 부근으로서 상기 칩탑재부를 향하여 봉지재가 용이하게 흐를 수 있도록 형성된 골드게이트와, 상기 수지층의 하면에 상기 배선패턴에 연결된 다수의 볼랜드와, 상기 수지층의 둘레 부근에 봉지 공정중 하부 금형에 접지되어 정전기가 유출되도록 형성된 정전기 방출 패드와, 상기 골드게이트, 배선패턴의 일정 부분, 볼랜드 및 정전기 방출 패드를 제외한 수지층의 상,하면에 코팅된 솔더마스크로 이루어진 반도체패키지용 인쇄회로기판에 있어서, 상기 정전기 방출 패드는 상기 수지층의 둘레 부근에서는 상기 골드게이트의 폭보다 넓은 확장부가 형성되고, 상기 둘레 부근에서 멀어지는 수지층의 내측 방향으로는 상기 확장부에 연결된 동시에 상기 골드게이트의 폭과 같거나 작게 축소부가 형성되어 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a plate-shaped resin layer, a chip mounting portion formed at the center of the upper surface of the resin layer, a plurality of wiring patterns extending radially on the outer periphery of the chip mounting portion, and corners of the resin layer. A gold gate formed so that the encapsulant can easily flow toward the chip mounting portion, a plurality of ball lands connected to the wiring pattern on the lower surface of the resin layer, and grounded to the lower mold during the encapsulation process near the periphery of the resin layer. In the printed circuit board for a semiconductor package consisting of an electrostatic discharge pad formed to discharge static electricity, and a solder mask coated on the upper and lower surfaces of the resin layer excluding the gold gate, a portion of the wiring pattern, borland and the electrostatic discharge pad, The electrostatic discharge pad has an extension portion wider than the width of the gold gate near the periphery of the resin layer. In the inner direction of the resin layer away from the periphery, the reduction portion is formed at the same time as the width of the gold gate while being connected to the expansion portion.
여기서, 상기 정전기 방출 패드는 평면상 "T"자 형태로 형성됨이 바람직하다.Here, the electrostatic discharge pad is preferably formed in the shape of a "T" plane.
상기와 같이 하여 본 발명에 의한 반도체패키지용 인쇄회로기판에 의하면, 정전기 방출 패드의 폭이 봉지재가 흘러가는 골드게이트의 폭과 같거나 작도록 형성되어, 봉지 공정중 상기 정전기 방출 패드가 하부 금형에 접촉되면서도, 상기 골드게이트 주변의 휨 정도는 최소화되도록 한다.As described above, according to the printed circuit board for a semiconductor package according to the present invention, the width of the electrostatic discharge pad is formed to be equal to or smaller than the width of the gold gate through which the encapsulant flows. While in contact, the degree of warpage around the gold gate is minimized.
따라서, 상기 인쇄회로기판의 상면을 누르는 상부 금형과 상기 인쇄회로기판 상면의 솔더마스크 사이의 간극이 최소화되거나 또는 간극이 형성되지 않음으로써, 상기 골드게이트 주변에 형성될 수 있는 플래시가 억제되는 장점이 있다.Therefore, the gap between the upper mold pressing the upper surface of the printed circuit board and the solder mask on the upper surface of the printed circuit board is minimized or no gap is formed, thereby suppressing the flash that can be formed around the gold gate. have.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도3a 및 도3b를 참조하면, 본 발명에 의한 반도체패키지용 인쇄회로기판(100)의 평면도 및 저면도가 도시되어 있다.3A and 3B, a plan view and a bottom view of a printed circuit board 100 for a semiconductor package according to the present invention are shown.
도시된 바와 같이 본 발명에 의한 반도체패키지용 인쇄회로기판(100) 역시 판상의 수지층(2)(도4 참조)과, 상기 수지층(2)의 상면 중앙에 형성된 칩탑재부(4)와, 상기 칩탑재부(4)의 외주연에 방사상으로 연장된 다수의 배선패턴(6)과, 상기 수지층(2)의 모서리 부근으로서 상기 칩탑재부(4)를 향하여 봉지재(30)(도4 참조)가 용이하게 흐를 수 있도록 형성된 골드게이트(8)와, 상기 수지층(2)의 하면에 상기 배선패턴(6)에 연결된 다수의 볼랜드(10)와, 상기 수지층(2)의 둘레 부근에 봉지 공정중 하부 금형(21)에 접지되어 정전기가 유출되도록 형성된 정전기 방출 패드(12)와, 상기 골드게이트(8), 배선패턴(6)의 일정 부분, 볼랜드(10) 및 정전기 방출 패드(12)를 제외한 수지층(2)의 상,하면에 코팅된 솔더마스크(14)로 이루어져 있으며, 이러한 구성은 종래와 동일하다.As shown, the printed circuit board 100 for semiconductor packages according to the present invention also has a plate-shaped resin layer 2 (see FIG. 4), a chip mounting portion 4 formed at the center of the upper surface of the resin layer 2, A plurality of wiring patterns 6 extending radially on the outer circumference of the chip mounting portion 4 and the encapsulant 30 toward the chip mounting portion 4 near the edges of the resin layer 2 (see FIG. 4). ), A plurality of ball lands 10 connected to the wiring pattern 6 on the bottom surface of the resin layer 2, and a circumference of the resin layer 2. An electrostatic discharge pad 12 which is grounded to the lower mold 21 to discharge static electricity during the encapsulation process, the gold gate 8, a predetermined portion of the wiring pattern 6, the borland 10, and the electrostatic discharge pad 12. The solder mask 14 is coated on the upper and lower surfaces of the resin layer 2 except for), and this configuration is the same as in the related art.
단, 본 발명은 정전기 방출 패드(12)가 상기 수지층(2)의 둘레 부근에서는 상기 골드게이트(8)의 폭보다 넓은 확장부(12a)가 형성되고, 상기 둘레 부근에서 멀어지는 수지층(2)의 내측 방향으로는 상기 확장부(12a)에 연결된 동시에 상기 골드게이트(8)의 폭과 같거나 작게 축소부(12b)가 형성되어 이루어진 것을 특징으로 한다.However, in the present invention, the extended portion 12a having a width larger than the width of the gold gate 8 is formed in the vicinity of the periphery of the resin layer 2, and the electrostatic discharge pad 12 is separated from the periphery of the resin layer 2. At the same time, the reduction portion 12b is formed at the same time as the width of the gold gate 8 at the same time as the expansion portion 12a.
즉, 상기 확장부(12a)와 축소부(12b)로 이루어진 정전기 방출 패드(12)는 인쇄회로기판(100)의 저면에서 대략 "T"자 형태로 형성되어 있다.That is, the electrostatic discharge pad 12 including the expansion part 12a and the reduction part 12b is formed in a substantially “T” shape on the bottom surface of the printed circuit board 100.
여기서, 상기 확장부(12a)는 하부 금형(21)에 돌출 형성된 돌기부(도시되지 않음)에 충분히 접촉될 수 있도록 골드게이트(8)의 폭보다 넓게 형성된 것이고, 또한 상기 축소부(12b)는 수지층(2)의 휨 현상이 최소화되도록 상기 골드게이트(8)의 폭과 같거나 작게 형성된 것이다.Here, the expansion portion 12a is formed to be wider than the width of the gold gate 8 so as to be sufficiently in contact with a protrusion (not shown) protruding from the lower mold 21, and the reduction portion 12b may be It is formed to be equal to or smaller than the width of the gold gate 8 to minimize the warpage of the ground layer (2).
도4를 참조하면, 본 발명에 의한 반도체패키지용 인쇄회로기판(100)의 봉지 상태가 도시되어 있다. 여기서, 인쇄회로기판(100)은 도3b의 3-3선에 해당하는 단면이다.4, the encapsulation state of the printed circuit board 100 for semiconductor packages according to the present invention is shown. Here, the printed circuit board 100 is a cross section corresponding to line 3-3 of FIG. 3B.
상기 인쇄회로기판(100)은 하부 금형(21)과 상부 금형(22) 사이에 위치된 후, 상기 상부 금형(22)에 형성된 런너(23)를 통해서 고압의 봉지재(30)가 인쇄회로기판(100)의 상면중 칩탑재부(4) 주변으로 인젝션된다. 물론, 상기 런너(23)는 상기 인쇄회로기판(100)의 골드게이트(8)와 같은 위치 및 같은 모양으로 상부 금형(22)에 음각되어 있다.The printed circuit board 100 is positioned between the lower mold 21 and the upper mold 22, and then the high-pressure encapsulant 30 is formed through the runner 23 formed on the upper mold 22. The upper surface of the 100 is injected around the chip mounting portion 4. Of course, the runner 23 is engraved on the upper mold 22 in the same position and shape as the gold gate 8 of the printed circuit board 100.
한편, 상기와 같은 봉지 공정중 상기 봉지재(30)는 고압으로 골드게이트(8) 상면을 따라서 인젝션되기 때문에 상기 골드게이트(8)와 대응되는 수지층(2)은 약간 하부 방향으로 휘게 된다. 물론, 상기와 같은 휨 현상에 의해 상기 골드게이트(8)와 대응되는 수지층(2) 하면의 정전기 방출 패드(12)가 하부 금형(21)에 자연스럽게 접촉되고, 이런 현상에 의해 인쇄회로기판(100)에 유기된 정전기가 모두 하부 금형(21)을 통하여 외부로 방출된다.Meanwhile, since the encapsulant 30 is injected along the upper surface of the gold gate 8 at a high pressure during the encapsulation process, the resin layer 2 corresponding to the gold gate 8 is slightly bent downward. Of course, the electrostatic discharge pad 12 on the lower surface of the resin layer 2 corresponding to the gold gate 8 is naturally in contact with the lower mold 21 due to the above-described warpage phenomenon. All the static electricity induced in the 100 is discharged to the outside through the lower mold (21).
이때, 상기 정전기 방출 패드(12)는 그 폭이 골드게이트(8)의 폭과 같거나 또는 작게 형성되어 있음으로써, 상기 정전기 방출 패드(12)는 상기 하부 금형(21)에 접촉하되, 수지층(2)이 과도하게 휘어지지는 않게 된다. 즉, 골드게이트(8) 외측의 솔더마스크(14)와 상부금형(22) 사이에 틈이 거의 발생하지 않게 되며, 이로써 상기 골드게이트(8) 주변의 플래시가 억제된다.In this case, the width of the electrostatic discharge pad 12 is formed to be the same or smaller than the width of the gold gate 8, the electrostatic discharge pad 12 is in contact with the lower mold 21, the resin layer (2) will not bend excessively. That is, a gap hardly occurs between the solder mask 14 and the upper mold 22 outside the gold gate 8, thereby suppressing the flash around the gold gate 8.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 본 발명은 상기의 실시예로 한정되는 것은 아니며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited to the above embodiments, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
상기와 같이 하여 본 발명에 의한 반도체패키지용 인쇄회로기판에 의하면, 정전기 방출 패드의 폭이 봉지재가 흘러가는 골드게이트의 폭과 같거나 작도록 형성되어, 봉지 공정중 상기 정전기 방출 패드가 하부 금형에 접촉되면서도, 상기 골드게이트 주변의 수지층에 대한 휨 정도는 최소화되도록 하는 효과가 있다.As described above, according to the printed circuit board for a semiconductor package according to the present invention, the width of the electrostatic discharge pad is formed to be equal to or smaller than the width of the gold gate through which the encapsulant flows. While being in contact, the degree of warping of the resin layer around the gold gate is minimized.
또한, 상기 인쇄회로기판의 상면을 누르는 상부 금형과 상기 수지층 상면의 솔더마스크 사이의 간극은 최소화되거나 또는 간극이 형성되지 않음으로써, 상기 골드게이트 주변에 형성될 수 있는 플래시가 억제되는 효과가 있다.In addition, the gap between the upper mold pressing the upper surface of the printed circuit board and the solder mask on the upper surface of the resin layer is minimized or the gap is not formed, thereby suppressing the flash that can be formed around the gold gate. .
도1a 및 도1b는 종래의 반도체패키지용 인쇄회로기판을 도시한 평면도 및 저면도이다.1A and 1B are a plan view and a bottom view of a conventional printed circuit board for a semiconductor package.
도2는 종래 반도체패키지용 인쇄회로기판의 봉지시 봉지 불량 상태를 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a sealing failure state when encapsulating a conventional printed circuit board for semiconductor packages.
도3a 및 도3b는 본 발명에 의한 반도체패키지용 인쇄회로기판을 도시한 평면도 및 저면도이다.3A and 3B are a plan view and a bottom view of a printed circuit board for a semiconductor package according to the present invention.
도4는 본 발명에 의한 반도체패키지용 인쇄회로기판의 봉지 상태를 도시한 단면도이다.4 is a cross-sectional view showing a sealing state of a printed circuit board for a semiconductor package according to the present invention.
-도면중 주요부호에 대한 설명-Explanation of major symbols in drawings
100; 본 발명에 의한 반도체패키지용 인쇄회로기판100; Printed circuit board for semiconductor package according to the present invention
2; 수지층 4; 칩탑재부2; Resin layer 4; Chip loading department
6; 배선패턴 8; 골드게이트6; Wiring pattern 8; Gold gate
10; 볼랜드 12; 정전기 방출 패드10; Borland 12; Electrostatic discharge pad
12a; 확장부 12b; 축소부12a; Extension 12b; Reduction
14; 솔더마스크 16; 로딩홀14; Solder mask 16; Loading hole
17; 슬롯 18; 싱귤레이션홀17; Slot 18; Singulation Hall
Claims (2)
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