KR100470365B1

KR100470365B1 - 메모리셀내전하손실감축방법

Info

Publication number: KR100470365B1
Application number: KR1019960014638A
Authority: KR
Inventors: 피. 맥아담 스 휴; 쾰링 제프리
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1995-05-05
Filing date: 1996-05-06
Publication date: 2005-06-17

Abstract

제1 전압 범위를 갖는 제1 입력 신호(81)에 응답하여, 제1 출력 신호를 생성하는 디코더 회로(10)를 구비한 회로를 제공한다. 제1 출력 신호에 응답하여, 출력 회로(11)는 제2 전압 범위를 갖는 제2 출력 신호(26)를 생성한다. 제2 전압 범위는 제1 전압 범위의 최소 전압보다 작은 전압과 이 제1 전압 범위의 최대 전압보다 큰 전압을 포함한다.

Description

메모리셀 내 전하 손실 감축 방법

본 발명은 집적 회로에 관한 것으로, 특히 레벨 변환기(level translator)를 구비한 집적 회로에 관한 것이다.

현재 상보형 금속 산화물 반도체(CMOS) 다이나믹 랜덤 액세스 메모리(DRAM) 회로는 데스크 탑 및 휴대용 컴퓨터 시스템을 포함하는 다양한 제품에서 주 메모리용으로 자주 사용된다. 주로 이들 다이나믹 랜덤 액세스 메모리 회로들은 단일 액세스 트랜지스터 및 하나의 데이타를 나타내는 전기 전하를 저장하기 위한 저장 캐패시터에 의해서 형성된 메모리셀들을 이용한다. 다이나믹 랜덤 액세스 메모리 회로에서 셀 밀도를 더 크게 하려는 요구는 동작 전압 및 액세스 트랜지스터와 저장 캐패시터의 형상 크기를 감축시킴으로써 달성되었다. 이러한 동작 전압 및 저장 캐패시터의 형상 크기의 감소로 메모리셀 내에 저장될 수 있는 전체 전하량이 감소된다. 그러나, 액세스 트랜지스터 형상의 크기 축소로 액세스 트랜지스터 임계 전압이 감소되고 서브 임계 도전치(subthreshold conduction)가 증가하게 된다. 더욱이, 이러한 서브 임계 도전치가 증가하면 저장 캐패시터에 저장된 전하가 액세스 트랜지스터를 통해 누설되는 비율이 증가된다.

이전의 메모리 회로들은 미합중국 특허 출원 일련 번호 08/339,308, 파일 번호 TI-16660B에 개시된 레벨 변환기(level translator)를 구비한 로우 디코더(row decoder)를 채용하였다. 본 명세서의 제7도에 개시된 로우 디코더는 워드 라인 전압을 증가시키기고 액세스 트랜지스터로 인한 저장 캐패시터에서의 임계 전압 손실을 회피하기 위해서 레벨 변환기를 사용하고 있다. 제8도에 개시된 또 다른 실시예는 마찬가지 목적을 달성하기 위해서 워드 라인 구동 회로에 레벨 변환기를 사용하고 있다. 그러나, 이들 실시예는 액세스 트랜지스터를 턴 오프시키기 위해서 워드 라인 전압을 기준 전압(V_SS)으로 구동한다. 따라서, 저장 캐패시터로부터의 전하 누설 비율은 액세스 트랜지스터의 서브 임계 특성으로 인해 여전히 허용될 수 없는 수준이다.

이들 문제는 제1 전압 범위를 갖는 제1 입력 신호에 응답하여 제1 출력 신호를 출력하는 디코더 회로를 포함하는 회로에 의해서 해결된다. 출력 회로는 상기 제1 출력 신호에 응답하여 제2 전압 범위를 갖는 제2 출력 신호를 출력한다. 상기 제2 전압 범위는 상기 제1 전압 범위 중 최소 전압 이하의 전압을 포함하며, 상기 제1 전압 범위 중 최대 전압 이상의 전압을 포함한다.

본 발명은 액세스 트랜지스터에 기인한 저장 캐패시터에서의 임계 전압 손실을 회피하기 위해 하이 전압 레벨 변환을 제공한다. 로우 전압(low voltage) 레벨 변환은 액세스 트랜지스터를 통한 저장 캐패시터로부터 전하의 서브 임계 누설을 감소시킨다.

본 발명의 보다 완전한 이해는 도면을 참조하여 다음에 상세한 설명으로부터 얻어질 수 있다.

제1도에서, 다이나믹 랜덤 액세스 메모리 디바이스에 대해 상세히 설명한다. 메모리 어레이(130) 및 관련 회로는 소망하는 메모리 크기를 제작하기 위해서 메모리 디바이스에 부분적으로 복제될 수 있는 기본 블록을 나타낸다. 예를 들면, 메모리 어레이(130)는 256 로우 및 1024 칼럼으로 구성된 메모리셀(46 및 48)과 같은 메모리셀을 포함한다. 따라서, 메모리 어레이(130)는 16 메가비트 다이나믹 랜덤 액세스 메모리를 제작하기 위해서 64번 반복될 것이다.

메모리 어레이(130) 내 각각의 메모리셀은 예를 들면 저장 캐패시터(30) 및 이 저장 캐패시터(30)를 비트 라인(38)에 선택적으로 접속시키기 위한 액세스 트랜지스터(32)를 포함한다. 저장 캐패시터(30)에 임시적으로 저장된 전하량은 논리 1 또는 0 데이타 상태를 나타내는 전압에 대응한다. 그러나, 저장 캐패시터(30)에 저장된 전하량은 시간에 따라 누설되므로 메모리셀 내에 적당한 전하를 주기적으로 리프레시 또는 재저장해야 하며, 이에 의해서 정확한 데이타 상태를 보유하게 된다.

메모리 어레이(130) 내의 메모리셀은, 블록 선택 회로(79)가 버스(78) 상의 어드레스 신호(RFL)에 응답하여 블록 선택 신호( )를 리드(lead;80)에 출력할때, 판독 또는 기입을 위해 어드레스된다. 블록 선택 신호( )는 참조 부호 10 및 88로 나타낸 로우 디코더들을 인에이블한다. 버스(81) 상의 어드레스 신호(RFJ 및 RFK)는 참조 번호 10 및 88로 나타낸 64개의 로우 디코더 중 하나, 예를 들면 로우 디코더(10)를 선택한다. 이들 어드레스 신호(RFJ 및 RFK)는 통상 논리 0 및 논리 1 데이타 상태를 각각 나타내는 기준 전압(V_SS) 내지 공급 전압(V_DD) 범위의 전압을 갖는다. RFI 팩터(factor) 발생기(84)는 4개의 워드 라인 구동 회로 중 하나를 선택하기 위해서, 리드(82) 상의 어드레스 신호(RA0) 및 리드(83) 상의 어드레스 신호(RA1)에 응답하여 버스(85)에 어드레스 신호(RFI)를 출력한다. 예를 들면, 선택된 로우 디코더(10)에 관련된 출력 회로(11) 내의 워드 라인 구동 회로(12)가 선택된 경우를 생각한다. 워드 라인 구동 회로(12)는 공급 전압(V_DD)에 대하여 액세스 트랜지스터(32)의 임계 전압 이상만큼 양의 방향에 있는 하이 전압을 워드 라인(20)에 출력한다. 이 하이 전압은, 액세스 트랜지스터(32)를 포함하여 워드 라인(20)에 접속된 모든 액세스 트랜지스터를 턴 온시켜 저장 캐패시터(30)를 비트 라인(38)에 결합시키는 데에 충분하다. 저장 캐패시터(30)의 전하는 비트 라인(38)과 공유되어, 저장 캐패시터(30)의 데이타 상태를 표시하는 전압을 출력한다. 비트 라인(38) 상의 상기 전압은 상보 비트 라인(40) 상의 전압보다 크거나 작다. 센스 증폭기(50)는 비트 라인 차 전압을 증폭함으로써, 메모리셀의 저장 캐패시터(30)에 저장된 하나의 데이타를 나타내는 전하를 리프레시한다. 워드 라인(20)에 접속된 다른 메모리셀들은 마찬가지 방식으로 동시에 리프레시된다.

판독 동작시, 버스(87) 상의 어드레스 신호(CFJ 및 CFK)는 256개 칼럼 디코드 중 하나, 예를 들면 칼럼 디코더(62)를 선택한다. 칼럼 디코더(62)는 센스 증폭기(50)를 포함하여 4개의 센스 증폭기를 각각의 로컬 데이타 버스(72, 76, 108 및 112)에 결합시키는 신호를 칼럼 선택 리드(64)에 출력한다. 버스(86) 상의 어드레스 신호(CFI)는 센스 증폭기(50)로부터 하나의 데이타를 데이타 I/O 버스(77) 및 이어서 출력 단자(도시 없음)에 결합하기 위해 4개의 로컬 증폭기 중 하나, 예를 들면 로컬 증폭기(70)를 선택한다.

기입 동작시, 입력 단자(도시 없음)로부터 하나의 데이타는 데이타 I/O 버스(77) 상에 놓인다. 제어 신호(도시 없음)는, 로컬 증폭기(70)가 데이타 I/O 버스(77)로부터의 데이타를 로컬 데이타 버스(72)를 통해 센스 증폭기(50)에 기입하게 한다. 센스 증폭기(50)는 새로운 데이타를 비트 라인(38) 및 액세스 트랜지스터(32)를 통해 저장 캐패시터(30)에 결합한다.

마지막으로, 판독 또는 기입 동작은, 선택된 로우 디코더(10) 및 워드 라인 구동 회로(12)가 워드 라인(20) 상의 전압을 기준 전압(V_SS)에 대하여 음의 방향인 전압으로 구동할 때 종료된다. 워드 라인(20) 상의 음전압은 액세스 트랜지스터(32)의 채널 영역을 고밀도 다수 캐리어를 갖는 강(strong) 축적 상태로 한다. 이 상태에서는 액세스 트랜지스터(32)에서 서브 임계 도전치가 감소되어, 액세스 트랜지스터(32)를 통한 저장 캐패시터(30)로부터의 전하 누설이 최소화되기 때문에, 기준 전압(V_SS)으로만 구동되는 워드 라인에 비해 상당히 유리하다.

제2A 및 2B도에서, 제1도에서 사용될 수 있는 로우 디코더 및 출력 회로에 대해서 상세히 설명한다. 로우 디코더(10)는 리드(80) 상의 블록 선택 신호( )를 수신한다. 블록 선택 신호( )는 트랜지스터(204)의 소스 및 트랜지스터(211)의 게이트에 인가된다. 로우 디코더(10)가 디스에이블되는 경우인, 블록 선택 신호( )가 하이로 될 때, 트랜지스터(204)는 오프가 되고 트랜지스터(211)는 온이 된다. 따라서, 로우 디코더(10)가 디스에이블될 때, 트랜지스터(211)는 출력 단자(208)의 전압을 기준 전압(V_SS)으로 유지한다. 단자(208)에서의 상기 로우 출력(low output) 신호는 출력 회로(11) 내의 각각의 워드 라인 구동 회로(12, 14, 16 및 18)를 디스에이블시키고, 이에 의해서 각각의 워드 라인(WL0, WL1, WL2, WL3)은 로우를 유지하게 된다.

블록 선택 신호( )가 로우일 때, 로우 디코더(10)는 인에이블되어 트랜지스터(211)가 오프로 될 때 인에이블된다. 어드레스 신호(RFJ 및 RFK)는 로우 디코더(10)에 고유한 것이다. 로우 디코더(10)가 선택되지 않는 경우인, 어드레스 신호(RFJ 또는 RFK) 중 적어도 하나는 로우 상태일 때, 단자(202)는 하이로 유지되고 단자(208)에서의 출력 신호는 트랜지스터(210)에 의해서 로우로 유지된다. 그러나, 어드레스 신호(RFJ 및 RFK) 모두가 하이로 될 때, 로우 디코더(10)가 선택된다. 트랜지스터(203 및 204)는 트랜지스터(200)보다 훨씬 더 도전 상태로 되어 단자(202)를 로우로 구동한다. 단자(202)에서의 이와 같은 로우 전압은 트랜지스터(210)를 턴 오프시키며 트랜지스터(206)를 턴 온하여, 이에 의해서 출력 단자(208)는 하이 전압 공급(V_PP)에 접속된다. 단자(208)의 전압이 하이 전압 공급(V_PP)의 P 채널 임계 전압 이내에 있을 때, 트랜지스터(200)가 턴 오프되어, 이에 의해서 트랜지스터(200, 203 및 204)를 통하는 전류를 제거한다. 출력 단자(208)에서의 하이 전압은 출력 회로(11)를 인에이블시킨다.

각각의 워드 라인 구동 회로(12, 14, 16 및 18)는 동일하므로, 워드 라인 구동 회로(18)에 대해서만 상세히 설명한다. 단자(208)에서의 하이 전압 출력 신호는 트랜지스터(220)를 턴 오프시키며, 트랜지스터(212)를 턴 온한다. 어드레스 신호( )는 워드 라인 구동 회로(18)가 선택되지 않은 경우 하이를 유지한다. 트랜지스터(214)는 이 상태에서 오프인 채로 있다. 단자(218)는 트랜지스터(222, 224 및 226)로 형성된 래치에 의해서 하이로 유지된다. 이와 같이 하여, 워드 라인(WL3)은 로우로 유지된다.

버스(85)의 어드레스 신호( )가 로우 전압 공급(V_BB)으로 구동되면, 워드 라인 구동 회로(18)가 선택된다, 트랜지스터(212 및 214)는 트랜지스터(222)보다 훨씬 더 도전 상태로 되어, 단자(218)는 로우 전압 공급(V_BB)으로 구동된다. 단자(218)에서의 로우 전압은 트랜지스터(226)를 턴 오프시키고 트랜지스터(224)를 턴 온시킴으로써, 워드 라인(WL3)을 하이 전압 공급(V_PP)으로 구동한다. 워드 라인(WL3)이 하이 전압 공급(V_PP)의 P 채널 임계 전압(V_TP) 이내에 있을 때, 트랜지스터(222)는 턴 오프하고, 이에 의해서 트랜지스터(222, 212 및 214)를 통하는 전류를 제거한다. 이와 같이 하여, 워드 라인(WL3) 상의 전압은 하이 전압 공급(V_PP)의 레벨에 도달하여, 단자(26)에 접속된 모든 액세스 트랜지스터를 턴 온시킨다. 워드 라인(WL3) 상의 이와 같은 하이 전압은 임계 전압의 손실 없이 공급 전압(V_DD)과 동일한 전압이 저장 캐패시터(30)(제1도)에 결합될 수 있게 하여, 이에 따라 최대 초기 전하를 저장할 수 있게 하기 때문에 매우 유리하다.

블록 선택 신호( )가 하이로 되고, 이에 의해서 로우 디코더(10)를 디스에이블시켜 출력 단자(208)를 로우로 구동할 때, 워드 라인(WL3)(제2A도)은 로우로 구동된다. 단자(208)에서의 출력 신호는 트랜지스터(212)를 턴 오프시키며 트랜지스터(220)를 턴 온시키고, 이에 의해서 단자(218)를 하이 전압 공급 레벨(V_PP)로 구동한다. 트랜지스터(224)는 턴 오프되며 트랜지스터(226)는 단자(218)에서의 하이 전압에 응답하여 워드 라인(WL3)을 로우 전압 공급(V_BB)에 결합한다. 워드 라인(WL3)의 로우 전압은 트랜지스터(222)를 턴 온하여, 이에 의해서 단자(218)를 하이 전압 공급 레벨(V_PP)로 래치한다. 이와 같은 워드 라인(WL3) 상의 로우 전압은 액세스 트랜지스터(32)(제1도)에서 서브 임계 도전치를 감소시키고, 이에 의해서 저장 캐패시터(30)로부터의 전하의 누설을 감소시키므로 매우 유리하다.

또 다르게는, 버스(85)의 어드레스 신호( )가 하이로 구동될 때, 워드 라인(WL3)(제2A도)은 로우로 구동될 수 있다. 버스(85)의 어드레스 신호( )의 전압이 공급 전압(V_DD)에 접근할 때, 트랜지스터(214)는 게이트-소스간 전압 감소로 인해 턴 오프한다. 트랜지스터(224 및 226) 각각은 단자(218)에서의 공급 전압(V_DD) 이하의 N 채널 임계 전압(V_TN)이 워드 라인(WL3)을 로우로 구동하기에 충분한 폭 대 길이 비를 갖는다. 워드 라인(WL3)에서의 로우 전압은 트랜지스터(222)를 턴 온시킴으로써, 단자(218)를 하이 전압 공급 레벨(V_PP)로 구동하고 워드 라인(WL3)은 로우 전압 공급 레벨(V_BB)로 구동하게 된다.

제3도에서, 제1도의 메모리 디바이스에 사용될 수 있는 RFI 발생기에 대해 상세히 설명한다. 인버터(316 및 320)는 어드레스 신호(RA0 및 RA1)를 각각 반전시킨다. RA0와 RA1, 및 단자(318 및 322)에서의 이들의 상보 신호는 각각 논리적으로 NAND 게이트(300, 304, 308, 312)에 접속되어 디코드된 출력 신호를 단자(302, 306, 310, 314)에 각각 출력한다. 예를 들면, 단자(302)의 출력 신호는 어드레스 신호(RA0 및 RA1)의 논리 AND의 상보이다.

단자(302, 306, 310, 314)에서의 각각의 출력 신호는 각각의 레벨 변환기에 접속된다. 각각의 레벨 변환기 회로(324, 326, 328, 330)는 동일한 것이므로 레벨 변환기 회로(324)에 대해서만 설명한다. 단자(302)에서의 출력 신호는 트랜지스터(332, 334, 336 및 338)로 형성된 제1 NAND 게이트의 한 입력에 접속된다. 인버터(352)는 트랜지스터(340, 342, 344 및 346)로 형성된 제2 NAND 게이트의 입력에 단자(302)의 출력 신호의 상보를 제공한다. 각각의 NAND 게이트의 출력들은 각각 단자(348)와 버스(85)에 다른 NAND 게이트의 제2 입력과 교차 결합된다. 이들 2개의 NAND 게이트는 로우 전압 공급(V_BB) 및 공급 전압(V_DD)간에 접속된다.

단자(302)에서의 출력 신호가 로우일 때, 단자(348)의 제1 NAND 게이트의 출력은 하이이다. 단자(354)에서의 인버터(352)의 출력 또한 하이이며, 따라서 제2 NAND 게이트의 출력, 즉 버스(85)의 어드레스 신호( )는 트랜지스터(344 및 346)에 의해서 로우 전압 공급(V_BB)에 결합되고, 이에 의해서 워드 라인 구동 회로를 선택하게 된다. 단자(302)에서의 출력 신호가 하이로 될 때, 단자(354)에서의 인버터(352)의 출력은 로우로 되고 제2 NAND 게이트의 출력, 즉 버스(85)의 어드레스 신호( )는 하이로 된다. 제1 NAND 게이트의 2개의 입력 단자들이 하이일 때, 단자(348)의 출력은 트랜지스터(336 및 338)에 의해서 로우 전압 공급(V_BB)에 결합된다.

제4도에서, 레벨 변환기를 필요로 하지 않는 단순화된 RFI 발생기(84')는 로우 디코더 및 출력 회로에 대한 또 다른 실시예에서 사용될 수 있다. RFI 발생기(84')의 기능은 RFI 발생기(84)(제3도)의 것과 정확히 동일하나, 출력 신호(302, 306, 310, 314)가 버스(85')에 직접 접속되어 각각 어드레스 신호( , , , )를 제공하는 점이 다르다. 단순화한 RFI 발생기는 버스(85')에서 용량성 부하가 비교적 덜 유용한 로우 전압 공급(V_BB)으로 보다는 직접 기준 전압 공급(V_SS)으로 구동될 수 있게 하므로 매우 효과적이다.

제5A도 및 제5B도에서, RFI 발생기(84')(제4도)에 사용될 수 있는 출력 회로에 대해서 상세히 설명한다. 각각의 워드 라인 구동 회로(12', 14', 16' 및 18')는 동일하므로, 워드 라인 구동 회로(18')에 대해서만 상세히 설명한다. 리드(208)에서의 로우 디코더 출력 신호가 로우일 때, 트랜지스터(500)는 오프가 되고 트랜지스터(502)는 온이 됨으로써, 단자(504)를 하이 전압 공급(V_PP)에 결합한다. 따라서, 트랜지스터(506)은 오프가 되고, 트랜지스터(508)은 온이 된다. 트랜지스터(508)는 양전압을 트랜지스터(518)의 게이트로 결합하고, 이에 의해서 워드 라인(WL3)은 로우 전압 공급(V_BB)에 결합된다. 워드 라인(WL3)에서의 로우 전압 레벨은 트랜지스터(516)를 오프로 유지한다.

출력 회로(11')는 리드(208)에서의 로우 디코더 출력 신호가 하이로 될 때 인에이블된다. 트랜지스터(502)는 턴 오프하며 트랜지스터(500)는 턴 온한다. 워드 라인 구동 회로(18')가 선택되지 않으면, 어드레스 신호( )는 하이를 유지하며 트랜지스터(506)는 오프 상태에 있다. 단자(511)는 게이트가 WL3에 접속된 트랜지스터(512)에 의해서 하이로 래치된 상태에 있다. 이와 같이 하여, WL3은 워드 라인 구동 회로(18')가 디스에이블 또는 선택되지 않은 경우 로우 전압 공급(V_BB)의 레벨에 있게 된다. 워드 라인(WL3) 상의 이러한 로우 전압은 액세스 트랜지스터(32)(제1도)에서 서브 임계 도전치를 감소시켜, 이에 의해서 저장 캐패시터(30)로부터 전하 누설이 감소되므로 매우 효과적이다.

출력 회로(11')(제5A)가 인에이블되고 워드 라인 구동 회로(18')가 선택될때, 어드레스 신호( )는 로우로 된다. 트랜지스터(506 및 500)는 트랜지스터(512)보다 더 도전 상태로 되어 단자(511)를 방전시키므로, 트랜지스터(514)를 턴 온시키고 워드 라인(WL3)을 양의 방향으로 구동시키게 된다. 이와 동시에, 단자(510)는 트랜지스터(508 및 500)에 의해서 부분적으로 방전되므로(V_SS + V_TP), 이에 따라 트랜지스터(518)의 도전율이 감소된다. 워드 라인(WL3)이 로우 전압 공급(V_BB) 이상의 N채널 임계 전압보다 더 양의 방향에 있을 때, 트랜지스터(516)는 턴 온하여 단자(510)를 로우 전압 공급(V_BB)에 결합하고, 이에 의해서 트랜지스터(518)가 턴 오프된다. 워드 라인(WL3)의 전압이 하이 전압 공급(V_PP)의 P 채널 임계 전압(V_TP) 이내에 있을 때, 트랜지스터(512)는 턴 오프하며, 이에 의해서 트랜지스터(512, 506, 500)를 통하는 전류 경로를 제거한다. 워드 라인(WL3)의 전압은 하이 전압 공급(V_PP)의 레벨까지 증가하여, 이에 의해서 워드 라인(WL3)에 접속된 모든 액세스 트랜지스터들을 턴 온시킨다. 이 로우 디코더(10) 및 출력 회로(11')를 이용하면, 워드 라인(WL3) 상의 하이 전압이 로컬 레벨 변환기에 의해서 발생되고, 이에 따라 공급 전압(V_DD)과 기준 전압(V_SS)간 어드레스 신호(RFJ, RFK 및 )의 전압 범위를 제한하게 되므로 매우 효과적이다. 이러한 제한된 전압 범위는 버스(81 및 85')의 기생 용량을 충방전시킴으로써 소비되는 전력을 보존한다.

단자(208)에서의 로우 디코더 출력 신호가 로우로 되면, 워드 라인 구동 회로(18')가 디스에이블되어 트랜지스터(500)를 턴 오프시키고 트랜지스터(502)를 턴 온시킨다. 트랜지스터(502)는 단자(504)를 하이 전압 공급(V_PP)에 결합한다. 트랜지스터(506)는 양전압을 단자(511)(V_DD-V_TN)에 인가하여, 이에 의해서 트랜지스터(514)가 도전율이 감소된다. 이와 동시에, 트랜지스터(508)는 하이 전압 공급(V_PP)을 단자(510)에 인가하여, 이에 의해서 트랜지스터(518)를 턴 온시켜 워드 라인(WL3)을 방전시킨다. 워드 라인(WL3)의 전압이 감소할 때, 트랜지스터(512)는 턴 온되어 하이 전압 공급(V_PP)을 트랜지스터(514)의 게이트에 인가한다. 워드 라인(WL3)의 전압이 로우 전압 공급(V_BB) 이상의 N 채널 임계 전압(V_TN)으로 감소될 때, 트랜지스터(516)가 턴 오프하여, 이에 의해서 트랜지스터(516 및 508)를 통하는 전류 경로를 제거하게 된다. 이와 같이 하여, 로우 전압 공급(V_BB)에서 하이 전압 공급(V_PP)까지의 워드 라인(WL3) 상의 전압 범위의 이점은 기준 공급(V_SS)에서 공급 전압(V_DD)까지의 전압 범위를 갖는 어드레스 신호(RFI, RFJ 및 RFK)의 로컬 레벨 변환에 의해서 달성된다.

로우 디코더(10) 및 출력 회로(11')는 종래의 상보형 금속 산화물 반도체(CMOS) 공정에 본 발명을 이용할 수 있게 한다. 단자(4)에서의 로우 전압 공급(V_BB)은 전압 천이동안 전위차를 최소화하기 위해서 주변 트랜지스터들의 P형 벌크 영역뿐만 아니라 N+ 소스 영역들에 접촉해야 한다. 그렇지 않으면, 이러한 전위차는 그 벌크 단자에 관한 트랜지스터(518)의 소스와 같은 N+ 확산 영역을 순방향 바이어스할 수도 있어, 이에 의해서 소수 캐리어들이 벌크 또는 기판 내로 주입된다. 이것은 단자(4)에서의 로우 전압 공급(VBB)과 P+ 벌크 접촉 및 N+ 소스 영역들간 접촉을 이 분야에 통상의 지식을 가진 자들에게 공지된 저항 접촉으로 형성함으로써 달성된다.

제6도는 액세스 트랜지스터(32), 저장 캐패시터(30) 및 트랜지스터(518)(제5A도)가 트리플(triple) 웰 CMOS 공정으로 구성될 때 이들을 나타낸 제1도의 메모리 디바이스 부분 단면도이다. 로우 디코더(10) 및 출력 회로(11')의 각각의 N 채널 트랜지스터, 예를 들면 트랜지스터(518)는 P웰(602) 내에 배치된다. 메모리 어레이 액세스 트랜지스터, 예를 들면 트랜지스터(32)는 개별 P웰(618) 내에 배치된다. 이들 P웰은 N웰(600) 내에 배치되어 P웰(602와 618) 간 접합 분리가 제공된다. P웰(602)은 P+ 영역(608)에 의해서 접촉된다. P웰(618)은 P+ 영역(612)에 의해서 접촉된다. 저항 접촉은 리드(610)를 P+ 영역(608 및 612) 및 로우 전압 공급(V_BB)에 결합함으로써 형성된다.

인에이블되어 선택된 워드 라인, 예를 들면 워드 라인(WL2)이 디스에이블되어 로우 전압 공급(V_BB)에 결합될 때, 트랜지스터(518)에 인접한 P웰(602)에서의 전압은 변위 전류에 기인하여 약간 상승할 수 있다. 소스 및 드레인 영역(604 및 606) 각각이 로우 전압 공급(V_BB)에 있기 때문에, 이들은 P웰(602)에 관하여 순방향 바이어스 상태에 접근할 수 있다. 이것은 소수 캐리어가 P웰(602)로 어떤 주입이 되는 결과를 초래할 수 있다. 그러나, 소수 캐리어들은 분리된 P웰(618)로 이동할 수 없어, 저장 노드(616)에서 전하와 재결합할 수 없다. 따라서, 트리플 웰 공정과 함께 본 발명의 부가적인 이점은 주변부에서 발생된 소수 캐리어들은 어레이 내의 메모리셀들로부터 효과적으로 분리될 수 있다는 것이다.

본 발명에 대해 바람직한 실시예를 참조하여 상세히 기술하였으나, 이 설명은 단지 예를 들기 위한 것이며 한정하는 의미로 취해진 것이 아님을 이해해야 한다. 예를 들면, 로우 디코더(제2A도) 내의 레벨 변환기는 트랜지스터(502)(제5A도)의 소스를 공급 전압(V_DD)에 접속함으로써 제거될 수 있다. 이 때, 기준 공급(V_SS)에서 공급 전압(V_DD)까지의 출력 신호 전압 범위를 갖는 종래의 로우 디코더는 로우 디코더(10)로 대체될 수 있다.

본 발명의 실시예들에 대한 상세한 것에 있어서의 많은 변경은 이 설명을 참조하여 이 분야에 통상의 지식을 가진 자에게 명백함을 또한 이해해야 한다. 이러한 변경 및 부가적인 실시예들은 다음의 청구된 본 발명의 정신 및 진정한 범위 내에 있음을 알아야 한다.

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제1도는 본 발명의 로우 디코더를 채용할 수 있는 메모리 디바이스의 블록도.

제2A도는 본 발명의 로우 디코더 및 출력 회로의 실시예에 대한 개략도.

제2B도는 제2A도의 실시예에 대한 타이밍도.

제3도는 제2A도의 출력 회로에 사용될 수 있는 로우 팩터 발생기의 개략도.

제4도는 또 다른 로우 팩터 발생기의 논리를 나타낸 도면.

제5A도는 제4도의 로우 팩터 발생기에 사용될 수 있는 출력 회로의 실시예에 대한 개략도.

제5B도는 제5A도의 실시예에 대한 타이밍도.

제6도는 출력 회로의 일부 및 메모리셀의 실시예에 대한 단면도.

제7도는 종래 기술의 로우 디코더 및 출력 회로의 개략도.

제8도는 종래의 로우 디코더 및 출력 회로의 또 다른 실시예에 대한 개략도.

도면의 주요 부분에 대한 부호의 설명

10; 로우 디코더

11; 출력 회로

12, 14, 16, 18; 워드 라인 구동 회로

20, WL0, WL1, WL2, WL3; 워드 라인

30; 저장 캐패시터

32; 액세스 트랜지스터

38; 비트 라인

50; 센스 증폭기

62; 칼럼 디코더

70; 로컬 증폭기

72, 76, 108 및 112; 로컬 데이타 버스

77; 데이타 I/O 버스

64; 칼럼 선택 리드

78, 81, 86, 87; 버스

79; 블록 선택 회로

84; RFI 팩터 발생기

130; 메모리 어레이

300, 304, 308; NAND 게이트

324, 326, 330; 레벨 변환기 회로

600; N웰

602, 618; P웰

; 블록 선택 신호

204, 211, 212, 220, 222, 224, 226, 500, 506; 트랜지스터

RFJ, RFL, RF3, CFI, CFJ, CFK; 어드레스 신호

Claims

메모리셀 내에서의 전하 손실 감축 방법에 있어서,

제2 도전형을 갖는 반도체 영역 내에 제1 도전형을 갖는 제1 저농도 도핑 영역을 형성하는 단계;

상기 제1 저농도 도핑 영역 내에 적어도 부분적으로 상기 제2 도전형을 갖는 제2 저농도 도핑 영역을 형성하는 단계;

상기 제2 저농도 도핑 영역 내에 적어도 부분적으로 제1 트랜지스터를 형성하는 단계 -상기 제1 트랜지스터는 전류 경로 및 게이트를 가지며, 상기 게이트는 상기 제2 저농도 도핑 영역에 인접하여 절연되어 배치됨-;

상기 제2 도전형을 갖는 제3 저농도 도핑 영역을 형성하는 단계 -상기 제3 저농도 도핑 영역은 상기 제2 저농도 도핑 영역으로부터 이격됨-;

상기 제3 저농도 도핑 영역 내에 적어도 부분적으로 제2 트랜지스터를 형성하는 단계 -상기 제2 트랜지스터는 전류 경로 및 게이트를 가지며, 상기 게이트는 상기 제3 저농도 도핑 영역에 인접하여 절연되어 배치됨-; 및

상기 제1 트랜지스터의 도전율을 제어하기 위해, 상기 제1 트랜지스터의 상기 게이트를 상기 제2 트랜지스터의 상기 전류 경로에 결합하는 단계 -상기 제1 트랜지스터의 상기 전류 경로는 저장 캐패시터에 결합됨-

를 포함하는 메모리셀 내 전하 손실 감축 방법.
제1항에 있어서, 상기 제3 저농도 도핑 영역은 상기 제1 저농도 도핑 영역 내에 적어도 부분적으로 형성되는 메모리셀 내 전하 손실 감축 방법.
제2항에 있어서, 상기 제2 도전형을 갖는 제4 저농도 도핑 영역을 형성하여 상기 제2 저농도 도핑 영역과 상기 제3 저농도 도핑 영역을 결합하는 단계 -상기 제4 저농도 도핑 영역은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 영역으로부터 이격됨- 를 더 포함하는 메모리셀 내 전하 손실 감축 방법.
제1항에 있어서,

상기 제1 도전형을 갖는 제4 저농도 도핑 영역을 형성하는 단계 -상기 제4 저농도 도핑 영역은 상기 제1 저농도 도핑 영역으로부터 이격됨- 를 더 포함하며,

상기 제3 저농도 도핑 영역은 상기 제4 저농도 도핑 영역 내에 적어도 부분적으로 형성되는 메모리셀 내 전하 손실 감축 방법.
제4항에 있어서, 상기 제2 저농도 도핑 영역을 상기 제3 저농도 도핑 영역에 결합하기 위한 도전 경로를 형성하는 단계를 더 포함하는 메모리셀 내 전하 손실 감축 방법.
제5항에 있어서, 상기 도전 경로를 형성하는 단계는,

상기 제2 및 제3 저농도 도핑 영역 각각에 대한 저항 접촉(ohmic contact)을 형성하는 단계; 및

상기 저항 접촉들 간에 도전체를 형성하여, 상기 제2 저농도 도핑 영역을 상기 제3 저농도 도핑 영역에 결합하는 단계

를 더 포함하는 메모리셀 내 전하 손실 감축 방법.
제5항에 있어서, 상기 도전 경로를 형성하는 단계는,

상기 제2 및 제3 저농도 도핑 영역 각각에 대한 저항 접촉을 형성하는 단계; 및

상기 저항 접촉들 간에 결합된 전류 경로를 가져서 상기 제2 저농도 도핑 영역을 상기 제3 저농도 도핑 영역에 결합하는 트랜지스터를 형성하는 단계

를 포함하는 메모리셀 내 전하 손실 감축 방법.