KR100468994B1 - 액티브 매트릭스형 표시 장치 및 박막 트랜지스터의 제조 방법 - Google Patents

액티브 매트릭스형 표시 장치 및 박막 트랜지스터의 제조 방법 Download PDF

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Abstract

스위칭 소자로서 박막 트랜지스터를 표시부 또는 구동부에 사용하는 액티브 매트릭스형 표시 장치에서, 상기 박막 트랜지스터가 절연 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 드레인 전극 및 소스 전극을 순차 적층하고, 상기 보호 절연막측의 반도체층 표면이 다공질인 것을 특징으로 하는 경우, 유기 보호 절연막 및 화소 전극을 박막 트랜지스터 상에 배치한 경우에도 저 오프 전류이며 안정적으로 동작할 수 있다.

Description

액티브 매트릭스형 표시 장치 및 박막 트랜지스터의 제조 방법 {ACTIVE MATRIX TYPE DISPLAY DEVICE AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 액티브 매트릭스형 표시 장치 및 박막 트랜지스터의 제조 방법에 관한 것이다.
종래, 예를 들면 특개평(JP-A)9-96836호에서는 Ar 등의 불활성 원소를 이용한 플라즈마 처리를 이용하여, 백채널 계면 부근에 데미지를 부여하고, 0.1 내지 1.0 원자%의 Ar를 백채널 영역에 함유시킴으로써, 계면 준위 밀도를 증가시켜 오프 전류를 저감하는 효과를 얻고 있다.
또, 특개평(JP-A)11-274514호에서는 비정질 실리콘을 건식 에칭한 후에 헬륨 플라즈마 공정을 행함으로써, 박막 트랜지스터의 특성을 향상시키고 있다.
종래의 액정 표시 장치에서는, 보호 절연막으로서 폴리이미드나 폴리디실라잔 등의 도포형 보호 절연막을 이용한 경우나, 배선이나 화소 전극을 박막 트랜지스터의 상부에 설치한 경우에, 보호 절연막 중의 축적 전하나 화소 전극의 전위의 영향을 받아 오프 전류가 증가하여, 표시 특성이 열화한다고 하는 과제가 있었다.
본 발명은 도포형 보호 절연막 중의 축적 전하나 배선 및 화소 전극의 전위에 대해 안정된 액티브 매트릭스형 액정 표시 장치를 제공하는 것이다.
본 발명은 스위칭 소자로서 박막 트랜지스터를 표시부 또는 구동부에 사용하는 액티브 매트릭스형 표시 장치로서, 상기 박막 트랜지스터는 절연 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 드레인 전극, 소스 전극 및 보호 절연막을 순차 적층하고, 상기 보호 절연막측의 반도체층 표면이 다공질인 것을 특징으로 하는 액티브 매트릭스형 표시 장치를 제공한다.
본 발명은 또, 절연 기판 상에 형성된 게이트 전극 상에, 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로 에칭하는 공정,
상기 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 공정,
상기 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 컨택트층과 상기 반도체층의 일부를 에칭하여 제거하는 공정,
상기 공정후, 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층표면을 양극화성법에 의해 다공질화하는 공정,
상기 공정 후의 기판에 보호 절연막을 성막하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다.
도 1은 본 발명의 일 실시 형태의 박막 트랜지스터의 단면 구조도.
도 2는 본 발명의 일 실시 형태의 박막 트랜지스터에서의 반도체 다공질부의 단면 사시도.
도 3은 백게이트 전극에 +40V의 전압을 인가할 때의 소스 드레인 간의 전류값과 백게이트 전극을 설치하지 않은 경우의 전류치의 비와 N/r의 관계를 나타내는 그래프.
도 4는 본 발명의 액정 표시 장치에서의 박막 트랜지스터의 Id-Vg 특성의 백게이트 전압 의존성을 나타내는 그래프.
도 5는 비교예의 액정 표시 장치에서의 박막 트랜지스터의 Id-Vg 특성의 백게이트 전압 의존성을 나타내는 그래프.
도 6은 본 발명의 일 실시 형태의 박막 트랜지스터에서의 반도체 다공질부의 단면 사시도.
도 7은 본 발명의 액정 표시 장치에서의 화소부의 평면 구조 및 단면 구조의 일 실시 형태를 나타내는 도면.
도 8은 본 발명의 액정 표시 장치에서의 화소부의 평면 구조 및 단면 구조의 일 실시 형태를 나타내는 도면.
<도면의 주요 부분에 대한 간단한 설명>
101 : 절연성 글래스 기판
102 : 게이트 전극
103 : 게이트 절연막
104 : 반도체층
105 : 컨택트층
106 : 소스 전극
107 : 드레인 전극
108 : 보호 절연막
본 발명은 스위칭 소자로서 박막 트랜지스터를 표시부 또는 구동부에 사용하는 액티브 매트릭스형 표시 장치에서, 상기 박막 트랜지스터는 절연 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 드레인 전극, 소스 전극 및 보호 절연막을 순차 적층하고, 게이트 전극과 반대측의 반도체층 표면 부분이 다공질의 구조인 것을 특징으로 한 액티브 매트릭스형 표시 장치를 제공한다. 상기에 기재한 본 발명의 특징 및 그 외 특징은 이하의 기재에 의해 설명된다.
스위칭 소자를 이용한 액티브 매트릭스형 액정 표시 장치는 CRT와 동일한 고화질이며 CRT 보다 저소비 전력 및 소형이기 때문에, 퍼스널 컴퓨터, 워크스테이션, 텔레비젼 등의 모니터에 사용되고 있다. 스위치 소자로서는 생산성과 스위치 성능이 우수한 박막 트랜지스터가 이용되고 있다. 박막 트랜지스터의 구조와 박막 트랜지스터 어레이 기판의 제조 공정의 일예에 대해 설명한다. 투명한 절연성 글래스 기판 상에 금속 박막을 성막하고, 레지스트 패턴을 마스크로 하여 웨트 에칭법에 의해 게이트 전극을 형성한다. 다음에, 상기 게이트 전극 상에 질화 실리콘 등의 절연막, 비정질 실리콘 등의 반도체층, 불순물로서 인 등을 도핑한 컨택트층을 순차 형성한다. 그 위에 형성한 레지스트 패턴을 마스크로 하여 드라이 에칭법에 의해, 게이트 전극 바로 위에 반도체층 및 컨택트층의 섬(island)을 형성한다.다음에, 그 위에 금속 박막을 성막하고, 레지스트 패턴을 마스크로 하여 웨트 에칭법에 의해, 컨택트층 상에 드레인 전극 및 소스 전극을 형성한다. 다음에, 드레인 전극 및 소스 전극 간에 노출되어 있는 컨택트층과 반도체층의 표면 부분 30∼50㎚를 드라이 에칭법에 의해 제거한다. 다음에, 박막 트랜지스터 어레이 전체를 유기화합물의 폴리이미드나 무기화합물의 폴리디실라잔을 200℃에서 열처리하여 얻어지는 도포형 보호 절연막 또는 질화 실리콘 등으로 이루어지는 무기 절연막 및 이들의 적층막으로 이루어지는 보호 절연막으로 피복하여, 소스 전극 부분에 컨택트 홀을 설치한다. 마지막으로 투과형 액정 표시 장치의 경우에는 화소부에 ITO 등의 투명 전극을, 반사형 액정 표시 장치의 경우에는 화소부에 Al 등의 반사 전극을 형성하고, 컨택트 홀을 거쳐 소스 전극을 접속하여 박막 트랜지스터 어레이 기판이 완성된다.
그러나, 상기 박막 트랜지스터에서 보호 절연막으로서 폴리이미드나 폴리디실라잔 등의 도포형 보호 절연막을 이용한 경우, 질화 실리콘을 보호 절연막에 이용한 경우에 비해 단기간에 완성할 수 있기 때문에 생산성이 향상하여, 저비용화가 가능하지만, 액정 표시 장치를 장시간 사용한 경우, 신호선 금속층이나 반도체층으로부터 보호 절연막에 전하의 주입이 생겨, 그 주입 전하의 영향에 의해 박막 트랜지스터의 오프시의 누설 전류(이하, 오프 전류로 기재)가 증가하는 소위 오프 전류 불량이 생긴다고 하는 문제가 있었다.
또, 반사 전극으로 이용하는 화소 전극을 박막 트랜지스터의 상부에 설치한 경우, 화소부의 개구율이 증가하고, 액정 표시 장치의 휘도는 향상하지만, 화소 전극의 전위의 영향에 의해 박막 트랜지스터의 오프 전류가 증가한다고 하는 문제가 있었다.
이와 같은 박막 트랜지스터의 오프 전류가 증가해 버리는 현상은, 보호 절연막 중 양으로 대전된 고정 전하나 화소 전극의 전위의 영향을 받아, 반도체층의 보호 절연막측 표면으로부터 1㎚∼30㎚의 영역에 생기는 밴드 밴딩 때문에, 그 부분에 채널(이하 백채널로 기재)이 형성되어, 백 채널의 리크 전류가 증가하기 때문이다. 이 리크 전류를 저감하는 데에는, 백채널 영역에서 반도체의 댕글링 결합(dangling bond)수를 증가시키는 것이 유효하다는 것이 알려져 있다. 예를 들면, Ar 등의 불활성 원소를 이용한 플라즈마 처리를 행하여, 백채널 계면 부근에 데미지를 부여하여, 0.1 내지 1.0원자%의 Ar을 백채널 영역에 함유시킴으로써, 계면 준위 밀도를 증가시켜 오프 전류를 저감하는 효과를 얻고 있다. 그러나, 그 효과는 불충분하고, 백게이트에 30V의 전압을 인가할 때에는, 백게이트를 어스할 때의 오프전류에 비해 2∼3단 높다. 이것은 플라즈마 처리에 의해 실리콘 중의 Si-H 결합이나 Si-Si 결합이 단락되어 댕글링 결합이 생성되지만, 대부분이 그 후의 열처리 과정에서 재결합함으로써 삭감하여 버려, 실리콘 중에 잔류한 Ar 원자에 의해 댕글링 결합 끼리의 재결합이 방해되는 영역의 댕글링 결합만이 전류하기 때문이다. 이 방법에서는, 생성된 댕글링 결합수가 적고, 박막 트랜지스터의 보호 절연막으로서 고정 전하량이 많은 저유전률의 유기막을 이용하는 경우나, 반사 전극이 박막 트랜지스터를 피복한 경우에는, 오프 전류 불량에 의해 표시 장치의 화질이 열화하는 문제가 있었다. 또, 비정질 실리콘을 건식 에칭한 후에 헬륨 플라즈마공정을 행함으로써, 박막 트랜지스터의 특성을 향상시키고 있다. 그러나, 일반적으로 알려져 있는 주로 헬륨의 라디컬로 반도체 표면을 처리하는 헬륨 플라즈마 공정에서는 박막 트랜지스터의 보호 절연막으로서 고정 전하량이 많은 저유전률의 유기막을 이용하는 경우나, 반사 전극이 박막 트랜지스터를 피복한 경우에는, 오프 전류 불량에 의해 표시 장치의 화질이 열화하는 문제가 있었다.
본 발명은 스위칭 소자로서 박막 트랜지스터를 표시부 또는 구동부에 사용하는 액티브 매트릭스형 표시 장치에서, 상기 박막 트랜지스터는 절연 기판 상에, 게이트 전극, 게이트 절연막, 반도체층, 드레인 전극, 소스 전극 및 보호 절연막을 순차 적층하고, 게이트 전극과 반대측의 반도체층 표면 부분이 다공질의 구조인 것을 특징으로 한 액티브 매트릭스형 표시 장치를 제공한다.
박막 트랜지스터의 오프 전류 불량을 종래 기술로부터 더욱 저감시키기 위해서는, 대폭으로 백채널 영역에서의 반도체의 댕글링 결합을 증가시키지 않으면 안된다. 그리고, 본 발명에서는 반도체의 표면에 고밀도로 존재하는 댕글링 결합을 이용한다. 백채널 영역에서의 반도체의 표면적을 증가시키기 위해, 반도체층의 표면을 다공질화한 박막 트랜지스터 구조로 한다. 다공질부의 깊이는 1㎚ 이상, 30㎚ 이내이다.
여기에서, 다공질이라는 것은 반도체에 대해 구성 원소인 Si가 빠져 나가 형성된 구멍이 차지하는 비율이 5% 이상 80% 미만인 것, 또 구멍의 직경(구멍의 반경)의 평균치가 5㎚이하인 것으로 정의했다.
또, 다공질부의 깊이가 반도체층의 표면으로부터 1㎚ 이상, 30㎚ 이내라는것은 백채널 영역을 커버하고, 또 게이트 절연막측의 반도체 표면으로 이루어진 프론트 채널의 전도성에 영향을 미치지 않을 정도인 것을 주안으로 한다.
반도체층의 표면을 다공질화하는 방법은 몇 개가 있다.
예를 들면, 반도체층의 표면에 전계에 의해 가속된 이온을 조사함으로써 행한다. 조사한 이온으로서는 구멍의 사이즈를 작게 한다고 하는 이유로, 원자 반경이 작고, 또 불활성인 He 이온이 가장 적합하다.
예를 들면, 게이트 전극을 양극으로 하고, 백금을 음극으로 하여 양 극을 불화수소산 중에 담그고, 양 극 간에 통전하는 양극화성법에 의해 다공질화하여도 좋다. 이 방법을 이용하는 경우, 반도체층은 다결정이나 단결정인 쪽이 바람직하다.
예를 들면, 분자량이 다른 2종류의 고분자를 혼합한 자기 조직화 레지스트를 이용하여도 좋다. 소스 드레인 전극간에 노출된 반도체의 표면에 자기 조직화 레시즈트를 도포하여, 어닐링한다. 그러면, 분자량이 작은 쪽의 고분자가 그물코 형상으로 자기 조직화된다. 이 부분을 선택적으로 에칭함으로써, 반도체 표면에 지름이 수 ㎚인 구멍을 형성하여, 다공질화할 수도 있다.
이하, 본 발명의 액정 표시 장치의 구성, 작용, 원리에 대해 설명한다.
구멍의 형상은 생성 방법에 따라 다르다. 반도체의 표면에 이온을 조사하는 경우, 구멍은 불균일하지만 구나 원주에 가까운 형이 되고, 양극화성법을 이용하는 경우나 자기 조직화 레지스트를 이용하는 경우, 구멍은 원주에 가까운 형이 된다.
단위 체적당 점유하는 구멍의 총표면적을 S, 단위 체적당 점유한 구멍의 수를 n, 구멍 지름의 평균치를 r, 구멍의 체적 밀도를 N으로 한다.
구멍이 구형에 근사한 경우, 이하의 식이 성립된다.
수학식 1 및 수학식 2로부터 n을 소거하여 S에 대해 정리하면,
또, 구멍이 원주형에 근사한 경우에 대해서도 동일하게
가 성립한다.
수학식 3, 수학식 4로부터, 구멍이 구에 가까운 형이어도 구멍이 원주에 가까운 형이어도 단위 체적당 점유하는 구멍의 총표면적 S는 구멍의 체적 밀도 N에 비례하고, 구멍 지름의 평균치 r에 반비례한다. 따라서 반도체 표면에 존재하는 댕글링 결합을 효율 좋게 이용하는 데에는, 단위 체적당 점유하는 구멍의 총표면적 S를 될 수 있는 한 크게 하기 위해서, 구멍의 체적 밀도 N을 크게 하고, 구멍 지름의 평균치 r를 작게 하면 좋다.
박막 트랜지스터 위에 보호 절연막을 거쳐 제2 게이트 전극(이하 백게이트전극으로 기재)을 설치하고, 백 전극에 -40∼+40V의 전압을 인가하여 박막 트랜지스터의 소스 드레인 간에 흐르는 전류의 게이트 전압 의존성(이하, Id-Vg 특성으로 기재)을 측정한다. He 이온을 반도체 표면에 조사하여 반도체 표면을 다공질화할 때에, 처리 조건을 변경시켜 구멍 지름의 평균치 r와 구멍 밀도 N을 변화시킨 바,
의 조건을 만족할 때에, 백게이트 전극에 -40V∼+40V의 전압을 인가할 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 소스 드레인 간의 전류치의 10배 이상이 되는 것이 분명하다.
단위 체적당 존재하는 반도체의 표면 준위를 Di, 단위 체적당 존재하는 반도체의 결함 준위를 Dγ로 하고, 다공질부에서 단위 체적당 존재하는 반도체의 댕글링 결합수와 단위 체적당 존재하는 벌크의 반도체의 댕글링 결합수의 비를 R로 하면,
가 된다. 문헌 MARTIN J. POWELL: IEEE TRANCTIONS ON ELECTRON DEVICE. VOL. 36, NO.12 P.2761(1989)에 의하면, 예를 들면 비정질 실리콘의 경우, 표면에 2×1012(㎝-2eV-1)의 표면 준위가 존재하고, 벌크로 1×1016(㎝-3eV-1)의 결함 준위가 존재한다. 이들 값과 수학식 3 및 수학식 5을 수학식 6에 대입하면,
R > 5×102
이 된다. 즉, 백게이트 전극에 -40V∼+40V의 전압을 인가할 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 전류치의 10배 이하가 되기 위해서는, 다공질부의 댕글링 결합수가 벌크부의 댕글링 결합수의 5×102배 보다 증가시킬 필요가 있다.
원주형이나 원형의 구멍을 반도체 중에 최밀 충전(closest packed)한 경우, 구멍 밀도는 80% 미만인 것, 또 구멍 지름을 한없이 작게 하고자 하여도, 제법상 구멍 지름의 한계가 1㎚ 정도이기 때문에, 수학식 5의 조건을 만족하기 위해서는 구멍의 밀도는 5% 이상, 구멍 지름은 5㎚ 이하인 것이 바람직하다.
상기 조건을 만족한 경우에, 보호 절연막에 고정 전하의 영향이 큰 도포형의 절연막을 이용한 경우나, 반사 전극이 박막 트랜지스터를 피복한 경우에도 안정된 특성이 얻어진다.
또, 구멍의 일부 또는 전부가 후에 형성하는 보호 절연막에 의해 매립된 경우에도, 반도체나 절연막의 계면에 댕글링 결합이 잔류하기 때문에 동일한 효과가 있다.
본 발명의 박막 트랜지스터에서, 보호 절연막에 고정 전하의 영향이 큰 도포형 절연막을 이용한 경우나, 반사 전극이 박막 트랜지스터를 피복한 경우에도 안정된 특성이 얻어지는 주된 원인은, 백 채널부의 댕글링 결합이 크게 증가하기 때문이다.
또, 저항은 전류 경로의 단면적에 반비례하기 때문에, 부가적인 원인으로서 백채널이 다공질화됨으로써 전류 경로의 실효적인 단면적이 감소하고, 백 채널의 저항이 증대한다고 하는 것도 들 수 있다.
본 발명에 의한 액티브 매트릭스형 표시 장치 및 여기에 이용되는 박막 트랜지스터의 제조 방법의 바람직한 형태를 기술하면, 이하와 같다.
(1) 스위칭 소자로서 박막 트랜지스터를 표시부 또는 구동부에 사용하는 액티브 매트릭스형 표시 장치에서, 상기 박막 트랜지스터는 절연 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 드레인 전극, 소스 전극 및 보호 절연막을 순차 적층하여, 상기 보호 절연막측의 반도체층 표면이 다공질인 것을 특징으로 한 액티브 매트릭스형 표시 장치.
(2) 상기 다공질부의 깊이는 상기 보호 절연막측의 반도체층 표면으로부터 1㎚ 이상, 30㎚ 이내인 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(3) 상기 반도체층 중, 상기 보호 절연막측의 반도체층 표면으로부터 깊이 1㎚ 이상, 30㎚ 이내의 다공질 영역에서 구멍이 점유하는 체적이 5% 이상인 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(4) 상기 다공질부에서의 구멍의 반경의 평균치가 5㎚ 이하인 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(5) 상기 반도체층 중 상기 보호 절연막측의 반도체층 표면에서 깊이 300㎚ 이내의 다공질 영역에 0.01 원자% 이상 0.1 원자% 미만의 헬륨이 함유된 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(6) 상기 보호 절연막이 유기성 수지인 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(7) 상기 스위칭 소자에서, 보호 절연막 상에 형성된 화소 전극이 상기 스위칭 소자와 중첩하는 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(8) 상기 스위칭 소자에서, 보호 절연막 상에 형성된 공통 전극이 상기 스위칭 소자와 중첩하는 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(9) 상기 스위칭 소자 상에 설치한 제2 게이트 전극(백게이트 전극)에 -40V∼+40V의 전압을 인가한 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 소스 드레인 간의 전류치의 10배 이하인 것을 특징으로 하는 상기 (1)에 기재된 액티브 매트릭스형 표시 장치.
(10) 절연 기판 상에 형성된 게이트 전극 상에 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로 에칭하는 공정,
상기 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 공정,
상기 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 불순물 반도체층과 상기 반도체층의 일부를 에칭하여 제거하는 공정,
상기 공정후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면에 이온을 조사하여 상기 반도체 표면을 다공질화하는 공정,
상기 공정 후의 기판에 보호 절연막을 성막하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
(11) 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면에 조사하는 이온이 He 이온인 것을 특징으로 하는 상기 (10)에 기재된 박막 트랜지스터의 제조 방법.
(12) 절연 기판 상에 형성된 게이트 전극 상에, 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로 에칭하는 공정,
상기 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 공정,
상기 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 컨택트층과 상기 반도체층의 일부를 에칭하여 제거하는 공정,
상기 공정 후, 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면을 양극화성법에 의해 다공질화하는 공정,
상기 공정 후의 기판에 보호 절연막을 성막하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
(13) 절연 기판 상에 형성된 게이트 전극 상에, 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로에칭하는 공정,
상기 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 공정,
상기 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 컨택트층과 상기 반도체층의 일부를 에칭하여 제거하는 공정,
상기 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면에 분자량이 다른 2종류의 고분자를 결합시킨 자기 조직화 레지스트를 상기 반도체층 표면에 도포하고, 어닐링한 후 자기 조직화한 고분자 혼합물 중의 미립자와 그 미립자 아래의 반도체층을 에칭하여 상기 반도체층 표면을 다공질화하는 공정,
상기 공정 후의 기판에 보호 절연막을 성막하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
본 발명을 이하의 실시예에 의해 구체적으로 설명하지만 말할 것도 없이, 본 발명은 이들에 의해 한정되는 것은 아니다.
<실시예 1>
도 1은 본 발명의 제1 실시예를 나타내는 박막 트랜지스터의 단면 구조이다. 본 구조는 게이트 전극에 대해 소스 드레인 전극이 상부에 위치하는 소위 역스태거 구조를 특징으로 한다. 101은 절연성 글래스 기판, 102가 Cr로 이루어진 게이트 전극, 103은 질화 실리콘으로 이루어진 게이트 절연막, 104는 표면의 10㎚ 내지 30㎚의 영역(104')이 다공질인 예를 들면 비정질 실리콘으로 이루어진 반도체층, 105는 예를 들면 인을 도핑한 n+형 비정질 실리콘으로 이루어진 컨택트층, 106, 107은 Cr로 이루어진 소스 전극 및 드레인 전극, 108은 폴리이미드로 이루어진 보호 절연막이다. 상기 구조의 TFT는 이하와 같이 작성한다. 먼저 코닝1737 글래스 기판(101) 상에 두께 약 120㎚의 Cr막을 스퍼터링법에 의해 형성한다. 그 위에, 플라즈마 화학 기상 성장 (CVD)법을 이용하여, 이하와 같이 박막을 순차 형성한다. 먼저, SiH4, NH3, N2등의 혼합 가스를 이용하여 두께 300㎚의 질화 실리콘막으로 이루어진 게이트 절연막(103)을 형성한다. 그 위에, 예를 들면, SiH4및 H2의 혼합 가스를 이용하여 두께 약 150㎚인 비정질 실리콘을 SiH 및 PH3의 혼합 가스를 이용하여 n+형 비정질 실리콘막을 순차 형성한다. 고온 에칭에 의해 n+형 비정질 실리콘막과 비정질 실리콘막을 동시에 섬(island) 형으로 가공함으로써, 반도체층(104)을 형성한다. 이 위에 스퍼터링법을 이용하여 형성한 약 120㎚의 Cr막을 고온 에칭에 의해 패터닝하여, 소스 전극(106) 및 드레인 전극(107)을 형성한다. 또한, 소스/드레인 전극간의 n+형 비정질 실리콘막과 인이 확산하고 있을 우려가 있는 반도체층의 표면으로부터 50㎚을 에칭 제거함으로써, 소스 전극(106) 및 드레인 전극(107)과 반도체층(104) 간에 컨택트층(105)이 형성된다. 그 후에, 예를 들면 본 발명에서는 리액티브 이온 에칭 장치 등을 이용하여, 캐소드 전극 상에 기판을 설치하고, 전력 300W, 압력 5Pa∼20Pa 조건에서 He 이온을 노출한 반도체층(104)의 표면에 5s 이상 조사한다. 이 때, 반도체층 표면으로부터 1㎚ 내지 30㎚의 영역은 도 2 또는 도 6에 나타낸 바와 같이 다공질화된다. 조사한 He 이온은 원자 반경이작고 가벼운 이온이기 때문에, 그 후의 열처리 공정에서 이탈하여, 비정질 실리콘 중에 잔류하는 양은 0.01 원자% 이상 0.1 원자% 미만이다. 마지막으로 TFT 전체를 피복하도록 스핀 코팅 등의 저 비용인 도포법으로 형성할 수 있는 보호 절연막(108), 예를 들면 두께 1㎛의 폴리이미드로 이루어진 유기 절연막이나, 폴리디실라잔을 200℃에서 열처리하여 얻어지는 도포형 산화 실리콘막을 형성하여 박막 트랜지스터가 완성된다. 항상, 본 실시 형태에서는 반도체층을 비정질 실리콘으로 형성했지만, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘이어도 상관없다. 또, 보호 절연막은 SiH4, NH3, N2등의 혼합 가스를 이용한 플라즈마 CVD법에 의해 퇴적된 두께 300㎚의 질화 실리콘막을 고온 에칭에 의해 패턴 가공하여 형성하여도 상관없다. 상기 조건에서 다공질화한 반도체부의 구멍 지름을 단면 TEM (Transmission Electron Microscopy)에서 구멍의 체적 밀도를 분광 엘립소메트리스펙터에 의해 측정하였다. 또, 박막 트랜지스터 상에 보호 절연막을 거쳐 백게이트를 설치하여 Id-Vg 특성에 대해서도 측정한다. 종축에 백게이트 전극에 +40V의 전압을 인가할 때의 소스 드레인 간의 전류치의 비를, 횡축에 N/r을 나타낸 그래프가 도 3이다. N/r≥8×10-2(㎚-1)을 만족하면, 백게이트 전극에 +40V의 전압을 인가할 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 값의 10배 이하가 된다.
도 4에, 본 실시 형태에 의해 작성한 N/r의 값이 8×10-2(㎚-1)의 박막 트랜지스터의 백게이트 전극에 -40V∼+40V의 전압을 인가할 때의 Id-Vg 특성을 나타낸다. 도 5는 본 실시 형태의 처리를 행하지 않을 경우(비교예)의 박막 트랜지스터의 백게이트 전극에 -40V∼+40V의 전압을 인가할 때의 Id-Vg 특성을 나타낸 도면이다.
<실시예 2>
도 6은 본 발명의 제2 실시 형태를 나타내는 박막 트랜지스터에서의 반도체부의 단면 구조이다. 반도체 표면의 다공질부의 제법과 형상 이외는 도 1에 나타낸 제1 실시 형태를 나타내는 박막 트랜지스터와 동일한 구조 및 프로세스이다. 소스 전극(106) 및 드레인 전극(107)과 반도체층(104) 사이에 컨택트층(105)이 형성된 후, 반도체 표면의 다공질부는 이하와 같이 하여 형성한다. 게이트 전극을 양극으로 하고, 백금을 음극으로 하여 양 극을 농도 20 체적%의 불화수소산 중에 담그고, 양극 전류 밀도가 1A/dm2이 되도록 양극 간에 통전한다. 5초간 통전함으로써, 반도체층 표면으로부터 30㎚의 영역을 다공질화한다.
<실시예 3>
반도체 표면의 다공질부의 제법 이외는 도 1에 나타낸 제1 실시 형태를 나타내는 박막 트랜지스터와 동일한 구조 및 프로세스이다. 소스 전극(106) 및 드레인 전극(107)과 반도체층(104) 사이에 컨택트층(105)을 형성한 후에, 도 6에 나타낸 반도체 표면의 다공질부를 이하와 같이 하여 형성한다.
소스 드레인 전극 간에 노출한 반도체의 표면에 분자량이 다른 2종류의 고분자, 예를 들면 폴리스틸렌과 폴리이소프렌을 리빙 중합(living polymerization)시킨 자기 조직화 레지스트를 도포한다. 폴리이소프렌의 분자량을 폴리스틸렌의 분자량에 대해 0.3 이하로 하면, 분자량이 작은 폴리이소프렌이 구형으로 자기 조직화된다. 자기 조직화된 부분을 오존 가스에 노출시켜 선택적으로 제거하고, 수 ㎚의 구멍이 개방된 레지스트 패턴을 형성한다. 이 구멍 아래의 반도체만을 선택적으로 드라이 에칭함으로써, 반도체 표면을 구멍 직경이 수 ㎚의 구멍으로 다공질화한다.
<실시예 4>
도 7에, 본 발명의 박막 트랜지스터를 스위칭 소자에 이용한 액티브 매트릭스형 표시 장치에서의 TFT 기판 상의 화소부의 일 실시 형태의 평면 구조 및 평면 구조 상에 나타낸 점선 (A)-(A')에서 화소부를 절단한 단면 구조의 일 예를 나타낸다. 대향 기판은 도시하지 않는다. 101은 절연성 글래스 기판, 102는 Cr로 이루어진 게이트 전극(주사 배선), 103은 질화 실리콘으로 이루어진 제1 게이트 절연막, 104는 표면의 1㎚ 내지 30㎚의 영역에 다공질부(104')를 갖는 비정질 실리콘으로 이루어진 반도체층, 105는 인을 도핑한 n+형 비정질 실리콘으로 이루어진 컨택트층, 106, 107은 Cr로 이루어진 소스 전극 및 드레인 전극(신호 배선), 108은 폴리이미드로 이루어진 보호절연막, 701은 보유 용량 전극, 702는 화소 전극, 703은 컨택트홀이다.
TFT 기판은 예를 들면 다음과 같이 하여 작성한다. 먼저, 코닝 1737 글래스 기판(101) 상에 두께 약 120㎚의 Cr막을 스퍼터링법에 의해 형성한다. 고온 에칭에 의해 이 Cr막을 패터닝하여 주사 배선이 되는 게이트 전극(102) 및 유지 용량전극(701)을 형성한다. 그 위에 플라즈마 화학 기상 성장(CVD)법에 의해, 두께 300㎚의 질화 실리콘층, 두께 200㎚의 비정질 실리콘층, 두께 30㎚의 인이 첨가된 n+형 비정질 실리콘층을 연속 형성한다. 그리고, 고온 에칭에 의해 n+형 비정질 실리콘층, 비정질 실리콘층을 동시에 섬(island) 가공함으로써, 반도체층(104)을 형성한다.
그 위에 스퍼터링법을 이용하여 형성한 두께 120㎚의 Cr막을 고온 에칭에 의해 패터닝하여, 소스 전극(106) 및 신호 배선(107)을 형성한다. 또한, 소스 전극(106) 및 드레인 전극(107)으로 피복되어 있지 않은 반도체층(104) 상의 n+형 비정질 실리콘층, 소스 드레인 전극 간의 n+형 비정질 실리콘막과 인이 확산하여 있을 우려가 있는 반도체층의 표면으로부터 50㎚을 에칭 제거함으로써, 소스 전극(106), 드레인 전극(107)과 반도체층(104) 간에 컨택트층(105)을 형성한다. 다음에, 실시 형태 1 내지 실시 형태 3에 기재된 어느 하나의 방법으로, 소스 전극(106) 및 드레인 전극(107)으로 피복되어 있지 않은 반도체층(104)의 표면의 1㎚ 내지 30㎚를 다공질화한다. 또한 이 위에 스핀 코팅법에 의해 두께 1㎛의 폴리이미드로 이루어진 보호 절연막(108)을 형성한다. 또, 보호 절연막은 SiH4, NH3, N2등의 혼합 가스를 이용한 플라즈마 CVD법에 의해 퇴적한 두께 300㎚의 질화 실리콘막이어도 상관 없다. 고온 에칭에 의해 보호 절연막(108) 및 게이트 절연막(103)에 컨택트홀(703)을 형성한 후에, 스퍼터링법에 의해, 예를 들면 두께 140㎚의 Al막을 형성한 후, 고온 에칭으로 상기 Al막을 패터닝하여, 화소전극(702)을 형성한다. 또, 이 패터닝시에 화소 전극에 광투과용의 구멍을 형성하여도 좋다.
화소 전극(702)과 소스 전극(106)은 컨택트홀(703)을 거쳐 접속된다.
다음에 스핀 코팅법에 의해 두께 200㎚의 배향막을 형성한다. 이상에 의해, TFT 기판이 완성된다.
도 7에서는, 박막 트랜지스터와 화소 전극의 일부가 보호 절연막을 거쳐 중첩한 구조로 되어 있다. 이에 의해, 액정 표시 장치의 휘도가 향상한다.
도 7에서, 도시하지 않은 대향 기판은 다음과 같이 하여 작성한다. 먼저, 코닝 글래스 1737로 이루어진 기판 상에, 스핀 코팅법에 의해 두께 500㎚의 컬러 필터를 형성한다. 그 위에, 스핀 코팅법에 의해 두께 500㎚의 보호 절연막 및 두께 200㎚의 배향막을 형성한다.
박막 트랜지스터의 대향 기판은, 그 배향막의 표면을 배향 처리한 후에, 산화 실리콘으로 이루어진 직경 약 4㎛의 비즈를 사이에 끼우도록 대향시켜 형성한 셀 갭 간에 액정 조성물을 봉입하여 액정층을 형성한다. 마지막으로, 박막 트랜지스터 기판 및 대향 기판의 표면에 편광판을 부착하여 액정 패널이 완성된다.
이 방법으로 형성한 박막 트랜지스터의 소스 전극(106)과 화소 전극(402)을 절단하여, 화소 전극(402)에 -40V 내지 40V의 전압을 인가할 때의, Id-Vg 특성 측성은 도 5와 동일하다. 백게이트에 -40V∼40V의 전압을 인가할 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 소스 드레인 간의 전류치의 10배 이하가 되어 액정 표시 장치도 양호한 표시 특성을 나타낸다.
<실시예 5>
도 8에, 본 발명의 박막 트랜지스터를 스위칭 소자에 이용한, 액티브 매트릭스형 표시 장치에서의 TFT 기판 상의 화소부의 일 실시 형태의 평면 구조, 및 평면 구조 상에 나타낸 점선 (A)-(A')으로 화소부를 절단한 단면 구조의 일 예를 나타낸다. 대향 기판은 도시하지 않았다. 101은 절연성 글래스 기판, 102는 Cr로 이루어진 게이트 전극(주사 배선), 103은 질화 실리콘으로 이루어진 제1 게이트 절연막, 104는 표면의 1㎚ 내지 30㎚의 영역에 다공질부(104')를 갖는 비정질 실리콘으로 이루어진 반도체층, 105는 인을 도핑한 n+형 비정질 실리콘으로 이루어진 컨택트층, 106, 107은 Cr로 이루어진 소스 전극 및 드레인 전극(신호 배선), 108은 폴리이미드로 이루어진 보호 절연막이다.
TFT 기판은 예를 들면 다음과 같이 하여 작성한다. 먼저, 코닝 1737 글래스 기판(101) 상에 두께 약 120㎚의 Cr막을 스퍼터링법에 의해 형성한다. 고온 에칭에 의해 이 Cr막을 패터닝하여 주사 배선이 되는 게이트 전극(102)을 형성한다. 그 위에 플라즈마 화학 기상 성장(CVD)법에 의해, 두께 300㎚의 질화 실리콘층, 두께 200㎚의 비정질 실리콘층, 두께 30㎚의 인이 첨가된 n+형 비정질 실리콘층을 연속 형성한다. 그리고, 고온 에칭에 의해 n+형 비정질 실리콘층, 비정질 실리콘층을 동시에 섬(island) 가공함으로써, 반도체층(104)을 형성한다.
그 위에 스퍼터링법을 이용하여 형성한 두께 120㎚의 Cr막을 고온 에칭에 의해 패터닝하여, 소스 전극(106), 및 신호 배선(107)을 형성하고, 또한 소스 전극(106) 및 드레인 전극(107)으로 피복되어 있지 않은 반도체층(104) 상의 n+형비정질 실리콘층, 소스 드레인 전극 간의 n+형 비정질 실리콘막과 인이 확산되어 있을 우려가 있는 반도체층의 표면으로부터 50㎚를 에칭 제거함으로써, 소스 전극(106), 드레인 전극(107)과 반도체층(104) 사이에 컨택트층(105)을 형성한다. 다음에, 실시 형태 1 내지 실시 형태 3에 기재된 어느 하나의 방법으로, 소스 전극(106) 및 드레인 전극(107)으로 피복되어 있지 않은 반도체층(104)의 표면의 1㎚ 내지 30㎚를 다공질화한다. 그 위에 스퍼터링법에 의해 두께 1㎛의 폴리이미드로 이루어진 보호 절연막(108)을 형성한다. 또, 보호 절연막은 SiH4, NH3, N2등의 혼합 가스를 이용한 플라즈마 CVD법에 의해 퇴적한 두께 300㎚의 질화 실리콘막이어도 상관없다. 스퍼터링법에 의해, 예를 들면 두께 140㎚의 Cr막을 형성한 후, 포토리소그래피에 의해 상기 Cr막을 패터닝하여 공통 전극(801)을 형성한다.
다음에 스핀코팅법에 의해 두께 200㎚의 배향막을 형성한다. 이상에 의해, TFT 기판이 완성된다.
도 8에서는, 박막 트랜지스터와 공통 전극의 일부가 보호 절연막을 거쳐 중첩한 구조로 되어 있다. 이에 의해, 액정 표시 장치의 휘도가 향상된다.
도 8에서, 도시하지 않은 대향 기판은 다음과 같이 하여 작성한다. 먼저, 코닝 글래스 1737로 이루어진 기판 상에 스핀코팅법에 의해 두께 500㎚의 컬러 필터를 형성한다. 그 위에, 스핀 코팅법에 의해 두께 500㎚의 보호 절연막 및 두께 200㎚의 배향막을 형성한다.
박막 트랜지스터의 대향 기판은, 그 배향막의 표면을 배향 처리한 후에, 산화 실리콘으로 이루어진 직경 약 4㎛의 비즈를 사이에 두도록 대향시켜 형성한 셀 갭 사이에 액정 조성물을 봉입하여 액정층을 형성한다. 최후에, 박막 트랜지스터 기판 및 대향 기판의 표면에 편광판을 부착하여 액정 패널이 완성된다.
이 방법으로 작성한 박막 트랜지스터의 공통 전극(801)에 -40V 내지 40V의 전압을 인가할 때의, Id-Vg 특성 측정은 도 5와 동일하다. 백게이트에 -40V∼+40V의 전압을 인가할 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 소스 드레인 간의 전류치의 10배 이하가 되어 액정 표시 장치도 양호한 표시 특성을 나타낸다.
이상에 의하면, 보호 절연막 중의 축적 전하나 배선 및 화소 전극의 전위의 영향에 의한 백 채널 리크 전류를 억제할 수 있는 박막 트랜지스터를 제공할 수 있기 때문에, 보호 절연막으로서 폴리이미드나 폴리디실라잔 등의 도포형 보호 절연막을 이용하고, 반사 전극으로 이용하는 화소 전극을 박막 트랜지스터의 상부에 설치한 고성능 고생산성 액티브 매트릭스형 표시 장치를 제공할 수 있는 효과가 있다.
본 발명에 의하면, 고성능 고생산성의 액티브 매트릭스형 표시 장치를 제공할 수 있는 효과가 있다.

Claims (13)

  1. 스위칭 소자로서 박막 트랜지스터를 표시부 또는 구동부에 사용하는 액티브 매트릭스형 표시 장치에 있어서, 상기 박막 트랜지스터는 절연 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 드레인 전극, 소스 전극 및 보호 절연막을 순차 적층하고, 상기 보호 절연막측의 반도체층 표면이 다공질인 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  2. 제1항에 있어서, 상기 반도체층 중 다공질인 부분의 깊이는 상기 보호 절연막측의 반도체층 표면으로부터 1㎚ 이상, 30㎚ 이내인 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  3. 제1항에 있어서, 상기 반도체층 중, 상기 보호 절연막측의 반도체층 표면으로부터 깊이 1㎚ 이상, 30㎚ 이내의 다공질 영역에서 구멍이 점유하는 체적이 5% 이상, 80% 미만인 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  4. 제1항에 있어서, 상기 반도체층 중 다공질인 부분에서의 구멍의 반경의 평균치가 1nm 이상, 5㎚ 이하인 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  5. 제1항에 있어서, 상기 반도체층 중 상기 보호 절연막측의 반도체층 표면으로부터 깊이 1㎚ 이상, 30㎚ 이내의 다공질 영역에 0.01 원자% 이상 0.1 원자% 미만의 헬륨이 함유된 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  6. 제1항에 있어서, 상기 보호 절연막이 유기성 수지인 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  7. 제1항에 있어서, 상기 스위칭 소자에서, 보호 절연막 상에 형성된 화소 전극이 상기 스위칭 소자와 중첩하는 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  8. 제1항에 있어서, 상기 스위칭 소자에서, 보호 절연막 상에 형성된 공통 전극이 상기 스위칭 소자와 중첩하는 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  9. 제1항에 있어서, 상기 스위칭 소자 상에 설치한 제2 게이트 전극(백게이트 전극)에 -40V∼+40V의 전압을 인가한 때의 소스 드레인 간의 전류치가 백게이트 전극을 설치하지 않은 경우의 소스 드레인 간의 전류치의 10배 이하인 것을 특징으로 하는 액티브 매트릭스형 표시 장치.
  10. 절연 기판 상에 형성된 게이트 전극 상에 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로 에칭하는 제1 공정,
    상기 제1 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 제2 공정,
    상기 제2 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 컨택트와 상기 반도체층의 일부를 에칭하여 제거하는 제3 공정,
    상기 제3 공정후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면에 이온을 조사하여 상기 반도체 표면을 다공질화하는 제4 공정,
    상기 제4 공정 후의 기판에 보호 절연막을 성막하는 제5 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면에 조사하는 이온이 He 이온인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 절연 기판 상에 형성된 게이트 전극 상에, 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로 에칭하는 제1 공정,
    상기 제1 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 제2 공정,
    상기 제2 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 컨택트층과 상기 반도체층의 일부를 에칭하여 제거하는 제3 공정,
    상기 제3 공정후, 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면을 양극화성법에 의해 다공질화하는 제4 공정,
    상기 제4 공정 후의 기판에 보호 절연막을 성막하는 제5 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 절연 기판 상에 형성된 게이트 전극 상에, 게이트 절연막, 반도체층, 컨택트층을 순차 성막하고, 상기 반도체층 및 상기 컨택트층을 섬(island) 형으로 에칭하는 제1 공정,
    상기 제1 공정 후의 기판 상에 금속층을 성막하고, 에칭에 의해 드레인 전극 및 소스 전극을 형성하는 제2 공정,
    상기 제2 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 컨택트층과 상기 반도체층의 일부를 에칭하여 제거하는 제3 공정,
    상기 제3 공정 후의 기판의 드레인 전극 및 소스 전극 간에 노출된 상기 반도체층 표면에, 분자량이 다른 2종류의 고분자를 결합시킨 자기 조직화 레지스트를 상기 반도체층 표면에 도포하고, 어닐링한 후 자기 조직화한 고분자 혼합물 중의 미립자와 그 미립자 아래의 반도체층을 에칭하여 상기 반도체층 표면을 다공질화하는 제4 공정,
    상기 제4 공정 후의 기판에 보호 절연막을 성막하는 제5 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100685947B1 (ko) * 2001-09-08 2007-02-23 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
US20050140283A1 (en) * 2002-02-13 2005-06-30 Lau Silvanus S. Multilayer structure to form an active matrix display having single crystalline drivers over a transmissive substrate
JP4708710B2 (ja) * 2004-01-07 2011-06-22 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置
US7382040B2 (en) * 2004-01-15 2008-06-03 Matsushita Electric Industrial Co., Ltd. Organic field effect transistor and display using same
KR101090252B1 (ko) 2004-09-24 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
TWI262565B (en) * 2005-10-31 2006-09-21 Ind Tech Res Inst Protecting structure and method for manufacturing electronic packaging joints
TWI481029B (zh) * 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置
DE102008020431A1 (de) * 2008-04-08 2009-10-15 Daimler Ag Ladungsträger
JP5414213B2 (ja) 2008-07-18 2014-02-12 株式会社ジャパンディスプレイ 画像表示装置およびその製造方法
JP5595004B2 (ja) * 2008-10-21 2014-09-24 株式会社半導体エネルギー研究所 表示装置
JP5595003B2 (ja) * 2008-10-23 2014-09-24 株式会社半導体エネルギー研究所 表示装置
JP5590868B2 (ja) * 2008-12-11 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法
KR101988341B1 (ko) * 2009-09-04 2019-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
CN102576737B (zh) 2009-10-09 2015-10-21 株式会社半导体能源研究所 半导体器件及其制造方法
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
CN105609509A (zh) * 2009-12-04 2016-05-25 株式会社半导体能源研究所 显示装置
US20120080753A1 (en) * 2010-10-01 2012-04-05 Applied Materials, Inc. Gallium arsenide based materials used in thin film transistor applications
KR101900525B1 (ko) 2011-03-18 2018-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
JPWO2012172617A1 (ja) * 2011-06-17 2015-02-23 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN102959712A (zh) * 2011-06-17 2013-03-06 松下电器产业株式会社 薄膜晶体管以及薄膜晶体管的制造方法
CN103733346A (zh) * 2011-08-22 2014-04-16 住友化学株式会社 有机薄膜晶体管
KR102032962B1 (ko) 2012-10-26 2019-10-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102553881B1 (ko) 2018-06-01 2023-07-07 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216940B1 (ko) * 1993-10-20 1999-09-01 야마자끼 순페이 반도체 집적회로 및 반도체장치 제작방법
KR20000077302A (ko) * 1999-05-18 2000-12-26 마찌다 가쯔히꼬 전기 배선의 제조방법 및 이 방법에 의해 제조된 전기배선을 갖는 배선 기판

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62125329A (ja) * 1985-11-27 1987-06-06 Hosiden Electronics Co Ltd 透過形表示装置
JPH04299571A (ja) * 1991-03-28 1992-10-22 Nec Corp 薄膜トランジスタ
US5454915A (en) * 1992-10-06 1995-10-03 Kulite Semiconductor Products, Inc. Method of fabricating porous silicon carbide (SiC)
US5747355A (en) * 1993-03-30 1998-05-05 Semiconductor Energy Laboratory Co., Ltd. Method for producing a transistor using anodic oxidation
US5576231A (en) * 1993-11-05 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode
JPH08148280A (ja) * 1994-04-14 1996-06-07 Toshiba Corp 半導体装置およびその製造方法
JPH0996836A (ja) 1995-09-29 1997-04-08 Toshiba Corp 液晶表示装置
JPH09148266A (ja) * 1995-11-24 1997-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6054363A (en) * 1996-11-15 2000-04-25 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
US6215244B1 (en) * 1997-06-16 2001-04-10 Canon Kabushiki Kaisha Stacked organic light emitting device with specific electrode arrangement
JPH11274514A (ja) 1998-01-30 1999-10-08 Samsung Electronics Co Ltd 薄膜トランジスタの製造方法
US6362027B1 (en) * 1998-07-08 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, active matrix substrate, method of manufacturing the semiconductor device and method of manufacturing the active matrix substrate
US6344375B1 (en) * 1998-07-28 2002-02-05 Matsushita Electric Industrial Co., Ltd Substrate containing compound semiconductor, method for manufacturing the same and semiconductor device using the same
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW436837B (en) * 1998-11-16 2001-05-28 Matsushita Electric Works Ltd Field emission-type electron source and manufacturing method thereof and display using the electron source
JP3391343B2 (ja) * 1999-10-26 2003-03-31 日本電気株式会社 アクティブマトリクス基板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216940B1 (ko) * 1993-10-20 1999-09-01 야마자끼 순페이 반도체 집적회로 및 반도체장치 제작방법
KR20000077302A (ko) * 1999-05-18 2000-12-26 마찌다 가쯔히꼬 전기 배선의 제조방법 및 이 방법에 의해 제조된 전기배선을 갖는 배선 기판

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