KR100460506B1 - 에프피지에이 보드의 데이터 다운로드 제어 회로 - Google Patents

Abstract

본 발명은 추가적인 회로나 프로그램 없이 다운로드 속도가 다른 FPGA 보드를 간단히 설계하기에 적당하도록 한 통신용 보드의 데이터 다운로드 제어 회로를 제공하기 위한 것으로, 이러한 본 발명은, 전원 온시 자동으로 리셋 신호를 발생시키는 전원 입력 리셋부와; 전원 입력 리셋부로부터 리셋 신호를 입력받아 통신용 보드의 다운로드 시작 신호를 발생시키는 다운로드 신호 발생부와; 다운로드 신호 발생부의 다운로드 시작 신호를 입력받아 데이터를 다운로드하며 다운로드 완료시 다운로드 완료신호를 출력하는 보드1과; 보드1의 다운로드 완료신호를 입력받아 데이터를 다운로드하는 보드2를 포함하여 이루어지며, 다수의 FPGA가 포함된 보드의 설계시 우선순위를 설정해 둠으로써 데이터 다운로드 속도가 서로 다른 FPGA를 사용하는 보드에서 발생될 수 있는 불량을 제거할 수 있다.

Description

에프피지에이 보드의 데이터 다운로드 제어 회로 {Circuit for data download control in FPGA board}

본 발명은 다운로드 속도가 다른 에프피지에이(FPGA, 또는 Field Programmable Gate Array) 보드 설계에 관한 것으로, 보다 상세하게는 추가적인 회로나 프로그램 없이 다운로드 속도가 다른 FPGA 보드를 간단히 설계하기에 적당하도록 한 통신용 보드의 데이터 다운로드 제어 회로에 관한 것이다.

일반적으로 통신용 보드의 하나인 FPGA는 설계자 또는 운용자의 선택에 따라 적정한 로직회로를 구현하기에 적당하여 다양한 용도에 적용된다. FPGA 보드는 이러한 FPGA를 다수개 포함하여 구성될 수 있다.

그리고 FPGA의 로직회로 구성을 변경하기 위해 FPGA 프로그램 다운로드 방식이 이용된다. 다운로드된 FPGA 프로그램에 따라 FPGA의 로직회로가 변경됨으로써 프로그래밍이 이루어진다.

도1은 종래기술에 따른 FPGA 보드의 블록도이다.

도1에 따르면, 종래기술에서는 전원 온(ON)시 자동으로 리셋(Reset) 신호를 발생시키는 전원 입력 리셋부(110), 리셋 신호를 입력받아 FPGA 다운로드 시작신호를 발생시키는 다운로드 신호 발생부(120), 다운로드 시작신호를 입력받아 프로그램 PROM1(140)을 다운로드하는 FPGA1(130), 및 다운로드 시작신호를 입력받아 프로그램 PROM2(160)를 다운로드하는 FPGA2(150)로 구성된다.

여기서 다운로드 시작신호의 발생시 FPGA1(130)이 PROM1(140)을 다운로드하는 동작과 FPGA2(150)가 PROM2(160)를 다운로드하는 동작은 동시에 이루어진다.

이러한 구성에 따른 동작을 도2의 타이밍도를 참조하여 설명하면, 전원이 온 되는 경우에 전원 입력 리셋부(110)에 의해 전원 입력 리셋신호(Power ON Reset)가 상승에지로 전환된다. 전원 입력 리셋신호(Power ON Reset)가 입력되면 다운로드 신호 발생부(120)는 다운로드 시작 신호를 발생시킨다. 이때 다운로드 시작 신호는 한 번 발생되며, 시스템에 따라 전원 온 시점으로부터 얼마간의 시간이 경과한 후에 발생된다.

생성된 다운로드 시작 신호는 두 개의 FPGA(130)(150)로 동시에 공급된다. 다운로드 시작 신호를 입력받는 FPGA1(130)과 FPGA2(150)는 프로그램을 각각 다운로드한다. 여기서 FPGA1(130)과 FPGA2(150)가 각각 다운로드하는 프로그램은 서로 다르므로, FPGA1(130)은 PROM1(140)을 FPGA2(150)는 PROM2(160)를 다운로드하게 된다. 다운로드되는 데이터는 FPGA1(130) 및 FPGA2(150)의 DATA 단자를 통해 입력된다.

그러나 이상 설명한 종래기술을 적용하는 경우, 다운로드 속도가 서로 다른 FPGA 보드 설계시 다운로드 속도가 동일하지 않음으로 인해 다운로드가 먼저 완료된 FPGA가 아직 다운로드를 수행중인 FPGA를 불량으로 인식하게 되는 문제점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 추가적인 회로나 프로그램 없이 다운로드 속도가 다른 FPGA 보드를 간단히 설계하기에 적당하도록 한 통신용 보드의 데이터 다운로드 제어 회로를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 통신용 보드중 하나인 에프피지에이 보드의 데이터 다운로드 제어 회로는, 전원 온시 자동으로 리셋 신호를 발생시키는 전원 입력 리셋부와; 상기 전원 입력 리셋부로부터 상기 리셋 신호를 입력받아 보드의 다운로드 시작 신호를 발생시키는 다운로드 신호 발생부와; 상기 다운로드 신호 발생부의 다운로드 시작 신호를 입력받아 데이터를 다운로드하며 다운로드 완료시 다운로드 완료신호를 출력하는 보드1과; 상기 보드1의 다운로드 완료신호를 입력받아 데이터를 다운로드하는 보드2를 포함하는 것을 그 특징으로 한다.

도1은 종래기술에 따른 FPGA 보드의 블록도.

도2는 종래기술에 따른 FPGA 보드의 데이터 다운로드 타이밍도.

도3은 본 발명의 실시예에 따른 FPGA 보드의 데이터 다운로드 제어회로의 블록도.

도4는 도3에 따른 데이터 다운로드 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

310 : 전원 입력 리셋부 320 : 다운로드 신호 발생부

330, 350 : FPGA 340, 360 : 프로그램 모듈(PROM)

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도3은 본 발명의 실시예에 따른 에프피지에이 보드의 데이터 다운로드 제어 회로의 블록도이며, 도4는 본 발명의 실시예에 따른 신호 타이밍도이다.

도3에 따르면, 본 실시예는 전원 온시 자동으로 리셋 신호를 발생시키는 전원 입력 리셋부(310), 리셋 신호를 입력받아 통신용 보드중의 하나인 FPGA의 다운로드 시작 신호를 발생시키는 다운로드 신호 발생부(320), 다운로드 시작 신호를 입력받아 프로그램 모듈 PROM1(340)의 데이터를 다운로드하는 FPGA1(330), FPGA1(330)의 다운로드 완료신호를 입력받아 프로그램 모듈 PROM2(360)의 데이터를 다운로드하는 FPGA2(350)를 포함하여 이루어진다. 이러한 구성은 FPGA 보드상에 구현될 수 있다.

여기서는 FPGA의 다운로드 속도가 다른 경우에도 적응할 수 있도록 하고자 한다. 즉, FPGA1(330)이 PROM1(340)로부터 데이터를 다운로드하는 속도와 FPGA2(350)가 PROM2(360)로부터 데이터를 다운로드하는 속도가 서로 다른 경우에도 먼저 다운로드를 종료한 FPGA에 의해 다른 FPGA가 불량으로 판정되지 않도록 한다.

FPGA들(330)(350)의 다운로드 속도가 다른 경우에 적응하는 방식을 설명한다.

도4의 신호 타이밍도에 따르면, FPGA 보드에 전원이 인가되는 전원 입력 리셋부(310)에서 해당 전원이 안정적인 전원임을 알려주기 위한 전원 입력 리셋 신호를 출력한다. 전원 입력 리셋 신호는 전원 온 시점에서 상승에지가 된다.

전원 입력 리셋부(310)로부터 전원 입력 리셋 신호를 입력받는 다운로드 신호 발생부(320)는 전원 온 시점으로부터 적정하게 경과된 시점에 다운로드 시작 신호를 발생시킨다. 다운로드 시작 신호는 전원 온 후에 한번 발생되는 펄스 형태의 신호이다.

다운로드 신호 발생부(320)에 의해 생성된 다운로드 시작 신호는 FPGA1(330)로 입력되어 FPGA1(330)이 프로그램 모듈 PROM1(340)로부터 데이터를 다운로드하도록 한다. 따라서 다운로드 시작 신호의 발생 후 FPGA1(330)의 데이터 다운로드가 개시되는데, 이때 FPGA2(350)는 다운로드를 수행하지 않고 대기하는 상태가 된다. 이는 FPGA1(330)과 FPGA2(350)간에 서로 다른 속도로 다운로드가 이루어지는 경우에 적응하기 위한 것이다.

다운로드 시작 신호에 따라 단독으로 데이터 다운로드를 개시한 FPGA1(330)은 다운로드 작업이 완료되면, 자신의 다운로드 작업 완료를 나타내는 FPGA1 DONE 신호를 '로우'에서 '하이'로 전환시킨다. 즉, FPGA1(330)에서 출력되는 FPGA1 DONE 신호에 의해 데이터 다운로드의 완료여부가 표시된다. 이 다운로드 완료신호는 프로그램 모듈 PROM1(340) 및 FPGA2(350)에 의해 감지된다.

FPGA2(350)는 FPGA1(330)의 다운로드 완료신호(FPGA1 DONE)를 감지하고 있게 되며, 다운로드 완료신호(FPGA1 DONE)가 '로우'에서 '하이'로 전환되는 시점에 프로그램 모듈 PROM2(360)로부터 데이터를 다운로드하기 시작한다.

이처럼 본 실시예에서는 FPGA1(330)과 FPGA2(350)의 두 개의 FPGA가 다운로드 시작 신호의 발생시점에 동시에 데이터 다운로드를 개시하지 않고 순차적으로 데이터 다운로드를 수행하게 된다. 이때 FPGA1과 FPGA2는 서로간의 식별을 위해 편의상 구분된 명칭일 뿐이며, 그 데이터 다운로드의 우선순위에 따라 구분된 것이다. FPGA간 데이터 다운로드의 우선순위는 운용자 또는 설계자에 의해 적정하게 지정될 수 있다.

예를 들어 다수의 FPGA가 포함된 보드의 설계시 우선순위를 설정해 두면, 가장 먼저 다운로드해야 하는 FPGA에 우선순위를 가장 높게 주어 최우선으로 다운로드를 실행하게 함으로써, 먼저 다운로드를 완료한 FPGA가 다운로드를 아직 완료하지 않은 FPGA를 불량으로 인식하던 종래의 문제점을 극복할 수 있다.

이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 예를 들어 본 발명은 다수개의 FPGA를 포함한 FPGA 보드에 적용되어 각 FPGA가 일련의 순서에 따라 이전 순번의 FPGA로부터의 다운로드 완료신호를 입력받아 데이터 다운로드를 개시하도록 할 수 있으므로, 임의의 FPGA를 포함한 FPGA 보드에 널리 적용될 수 있다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.

본 발명 통신용 보드의 데이터 다운로드 제어 회로에 따르면, 다수의 FPGA가 포함된 보드의 설계시 우선순위를 설정해 둠으로써 데이터 다운로드 속도가 서로 다른 FPGA를 사용하는 보드에서 발생될 수 있는 불량을 제거할 수 있다. 따라서 추가적인 회로와 프로그램 없이도 다운로드 속도가 서로 다른 FPGA 보드를 안정적으로 설계할 수 있게 된다.

Claims (2)

1. 전원 온시 자동으로 리셋 신호를 발생시키는 전원 입력 리셋부와;

   상기 전원 입력 리셋부로부터 상기 리셋 신호를 입력받아 에프피지에이 보드의 다운로드 시작 신호를 발생시키는 다운로드 신호 발생부와;

   상기 다운로드 신호 발생부의 다운로드 시작 신호를 입력받아 데이터를 다운로드하며 다운로드 완료시 다운로드 완료신호를 출력하는 에프피지에이1 과;

   상기 에프피지에이1 과 직렬연결되고 그로부터 출력되는 다운로드 완료신호를 입력받아 데이터를 다운로드하는 에프피지에이2 를 포함하는 것을 특징으로 하는 에프피지에이 보드의 데이터 다운로드 제어회로.
2. 제 1항에 있어서,

   상기 에프피지에이 는 임의의 n개가 구비되고,

   각 에프피지에이 간에는 데이터 다운로드를 개시하는 순번에 관한 우선순위가 설정되며,

   그 우선순위에 따른 선순위 에프피지에이 로부터 출력되는 다운로드 완료신호 발생과 동시에 후순위 에프피지에이 의 데이터 다운로드가 개시되도록 구성된 것을 특징으로 하는 에프피지에이 보드의 데이터 다운로드 제어 회로.