JPH0876974A - データ処理装置 - Google Patents
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- JPH0876974A JPH0876974A JP6215649A JP21564994A JPH0876974A JP H0876974 A JPH0876974 A JP H0876974A JP 6215649 A JP6215649 A JP 6215649A JP 21564994 A JP21564994 A JP 21564994A JP H0876974 A JPH0876974 A JP H0876974A
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Abstract
(57)【要約】
【目的】 本発明は、データ処理装置、特に、ハードウ
ェアの機能を決定するＦＰＧＡのコンフィグレーション
・データをＦＰＧＡ内のメモリにダウンロードする機構
に関し、効率良く、初期の立ち上がりを高速化し、シス
テム性能を向上させる。 【構成】 所定のハードウェアの機能を決定するＲＡＭ
型のＦＰＧＡを備えているデータ処理装置に、電源投入
時等の初期化時には、ＲＯＭ等に、予め、格納されてい
るコンフィグレーション・データをＲＡＭ型ＦＰＧＡ
のＲＡＭにダウンロードし、外部記憶装置等からコンフ
ィグレーション・データをダウンロードする際には、
既に、上記ＦＰＧＡのＲＡＭにコンフィグレーションさ
れているデータ種別と、新たにコンフィグレーションの
依頼をされたデータの種別とを比較する手段を備え、該
比較で同一の場合には、再ダウンロードしない。又、該
ＦＰＧＡのＲＡＭへのコンフィグレーション・データの
ダウンロード時には、追加，又は、オーバライトとす
る。
ェアの機能を決定するＦＰＧＡのコンフィグレーション
・データをＦＰＧＡ内のメモリにダウンロードする機構
に関し、効率良く、初期の立ち上がりを高速化し、シス
テム性能を向上させる。 【構成】 所定のハードウェアの機能を決定するＲＡＭ
型のＦＰＧＡを備えているデータ処理装置に、電源投入
時等の初期化時には、ＲＯＭ等に、予め、格納されてい
るコンフィグレーション・データをＲＡＭ型ＦＰＧＡ
のＲＡＭにダウンロードし、外部記憶装置等からコンフ
ィグレーション・データをダウンロードする際には、
既に、上記ＦＰＧＡのＲＡＭにコンフィグレーションさ
れているデータ種別と、新たにコンフィグレーションの
依頼をされたデータの種別とを比較する手段を備え、該
比較で同一の場合には、再ダウンロードしない。又、該
ＦＰＧＡのＲＡＭへのコンフィグレーション・データの
ダウンロード時には、追加，又は、オーバライトとす
る。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置、特
に、ハードウェアの機能を決定するフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ）のコンフィグレーショ
ン・データを、該フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）内のメモリにダウンロードする機構に関
する。
に、ハードウェアの機能を決定するフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ）のコンフィグレーショ
ン・データを、該フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）内のメモリにダウンロードする機構に関
する。
【０００２】近年、ダウンサイジング等が叫ばれ、且
つ、処理の高速化が望まれる様になってきている。この
様な要求の中で、これまで、実装密度の高度化等により
対応してきたが、限界に達しているのも事実である。
つ、処理の高速化が望まれる様になってきている。この
様な要求の中で、これまで、実装密度の高度化等により
対応してきたが、限界に達しているのも事実である。
【０００３】この様な環境の中で、単一のハードウェア
においてハードウェアの機能をダイナミックに切り換え
る技術は、ハードウェア技術上において重要な位置を占
める。このハードウェア機能をダイナミックに切り換え
る技術の一つである、再コンフィグレーション可能なフ
ィールド・プログラマブル・ゲートアレイ（以下、ＦＰ
ＧＡということがある）が有効な手段となる。
においてハードウェアの機能をダイナミックに切り換え
る技術は、ハードウェア技術上において重要な位置を占
める。このハードウェア機能をダイナミックに切り換え
る技術の一つである、再コンフィグレーション可能なフ
ィールド・プログラマブル・ゲートアレイ（以下、ＦＰ
ＧＡということがある）が有効な手段となる。
【０００４】このＦＰＧＡを機能毎の初期化（再コンフ
ィグレーション）の際のコンフィグレーション・データ
の取扱いも、データ処理システムの性能上重要な技術で
あり、本発明は、このコンフィグレーションの技術に関
するものである。
ィグレーション）の際のコンフィグレーション・データ
の取扱いも、データ処理システムの性能上重要な技術で
あり、本発明は、このコンフィグレーションの技術に関
するものである。
【０００５】
【従来の技術】図５〜図６は、従来のデータ処理装置の
ダウンサイジング技術を説明する図であり、図５(a)
は、汎用型のデータ処理装置の場合を示し、図５(b)
は、カストマライズしたデータ処理装置の場合を示し、
図５(c) は、専用のゲートアレイを使用した場合を示
し、図６(a) は、階層型の実装技術の例を示し、図６
(b) はフィールド・プログラマブル・ゲートアレイ(FPA
G)の構成例を示している。
ダウンサイジング技術を説明する図であり、図５(a)
は、汎用型のデータ処理装置の場合を示し、図５(b)
は、カストマライズしたデータ処理装置の場合を示し、
図５(c) は、専用のゲートアレイを使用した場合を示
し、図６(a) は、階層型の実装技術の例を示し、図６
(b) はフィールド・プログラマブル・ゲートアレイ(FPA
G)の構成例を示している。
【０００６】図５(a) は、汎用型のデータ処理装置を示
しており、ダウンサンジングを行う場合、高密度実装可
能な素子の選択, 及び、実装技術の高度化、例えば、両
面実装技術等を導入するとか、１チップ化等を行う必要
がある。
しており、ダウンサンジングを行う場合、高密度実装可
能な素子の選択, 及び、実装技術の高度化、例えば、両
面実装技術等を導入するとか、１チップ化等を行う必要
がある。
【０００７】図５(b) は、カストマライズしたデータ処
理装置の場合を示し、ユーザの特殊な機能仕様に合わせ
て、専用処理装置を構築し、高集積化を行うものであ
る。例えば、中央処理装置(CPU) を複数個搭載して、フ
レキシブルな制御機構を構築する場合もある。
理装置の場合を示し、ユーザの特殊な機能仕様に合わせ
て、専用処理装置を構築し、高集積化を行うものであ
る。例えば、中央処理装置(CPU) を複数個搭載して、フ
レキシブルな制御機構を構築する場合もある。
【０００８】図５(c) は、汎用型のデータ処理装置の本
体部に、ユーザの要求に合わせて、一つ, 又は、複数個
の専用のゲートアレイ素子を搭載することでダウンサイ
ジングを図った場合である。具体的には、図６(a) に示
されているように、マザーボードに、専用のベビーボー
ドを、固定的に、或いは、必要に応じてコネクタ部分で
取り替えて、階層構造で搭載する等の方法がある。
体部に、ユーザの要求に合わせて、一つ, 又は、複数個
の専用のゲートアレイ素子を搭載することでダウンサイ
ジングを図った場合である。具体的には、図６(a) に示
されているように、マザーボードに、専用のベビーボー
ドを、固定的に、或いは、必要に応じてコネクタ部分で
取り替えて、階層構造で搭載する等の方法がある。
【０００９】
【発明が解決しようとする課題】上記従来の技術で説明
したダウンサンジング技術には、以下の問題を含むもの
である。
したダウンサンジング技術には、以下の問題を含むもの
である。
【００１０】先ず、図５(a) に示した汎用型のデータ処
理装置の場合、実装技術の向上が、ダウンサイジングの
要求に対して追従できないのが現状である。又、汎用的
な中央処理装置(CPU) を使用するため、フレキシビリテ
ィは高まるが、専用のハードウェアによるものに比較し
て、処理速度の性能面で対抗することができない問題が
発生する。
理装置の場合、実装技術の向上が、ダウンサイジングの
要求に対して追従できないのが現状である。又、汎用的
な中央処理装置(CPU) を使用するため、フレキシビリテ
ィは高まるが、専用のハードウェアによるものに比較し
て、処理速度の性能面で対抗することができない問題が
発生する。
【００１１】次の、図５(b) に示したカストマライズし
たデータ処理装置の場合には、専用化されたハードウェ
アで構築するため、処理能力上の問題は解消されるが、
開発工数が増大するという問題が発生する。又、汎用
性、つまり、フレキシビリティが低下する問題がある。
たデータ処理装置の場合には、専用化されたハードウェ
アで構築するため、処理能力上の問題は解消されるが、
開発工数が増大するという問題が発生する。又、汎用
性、つまり、フレキシビリティが低下する問題がある。
【００１２】次の、図５(c) に示した専用のゲートアレ
イ素子を使用する場合、図５(b) の場合と同様に、専用
のゲートアレイを開発する必要があり、開発期間が増大
する。又、専用ゲートアレイのため、汎用性に乏しくな
る問題がある。
イ素子を使用する場合、図５(b) の場合と同様に、専用
のゲートアレイを開発する必要があり、開発期間が増大
する。又、専用ゲートアレイのため、汎用性に乏しくな
る問題がある。
【００１３】上記の問題点を解決する技術として、ハー
ドウェアの機能を決定するフィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）を使用する手段が考えられる。
以下、該ＦＰＧＡを使用する場合に解決できる上記問題
点と、新たに発生する問題点を挙げる。
ドウェアの機能を決定するフィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）を使用する手段が考えられる。
以下、該ＦＰＧＡを使用する場合に解決できる上記問題
点と、新たに発生する問題点を挙げる。
【００１４】図６(b) は、ＦＰＧＡの構成例を示した図
である。図示されているように、ＦＰＧＡ内にはコンフ
ィグレーション用メモリがあり、該コンフィグレーショ
ン用メモリには、例えば、フューズ型，ＲＯＭ型，ＲＡ
Ｍ型があり、前記フューズ型では、コンフィグレーショ
ン・データを、該フューズ型メモリにダウンロードする
ことより、該ダウンロードされたコンフィグレーション
・データが指示する位置のフューズの溶融切断によって
決まる機能のハードウェアが構築できる。同様に、ＲＯ
Ｍ型では、該ＲＯＭ型のメモリにコンフィグレーション
・データをダウンロードすることで、該ダウンロードさ
れたコンフィグレーション・データが指示する所定のハ
ードウェアを構築することができる。
である。図示されているように、ＦＰＧＡ内にはコンフ
ィグレーション用メモリがあり、該コンフィグレーショ
ン用メモリには、例えば、フューズ型，ＲＯＭ型，ＲＡ
Ｍ型があり、前記フューズ型では、コンフィグレーショ
ン・データを、該フューズ型メモリにダウンロードする
ことより、該ダウンロードされたコンフィグレーション
・データが指示する位置のフューズの溶融切断によって
決まる機能のハードウェアが構築できる。同様に、ＲＯ
Ｍ型では、該ＲＯＭ型のメモリにコンフィグレーション
・データをダウンロードすることで、該ダウンロードさ
れたコンフィグレーション・データが指示する所定のハ
ードウェアを構築することができる。
【００１５】上記フューズ型，ＲＯＭ型では、該ＦＰＧ
Ａの機能を追加する場合、該機能の追加をダイナミック
に追加することができないという問題がある。その解決
策としては、複数個のＦＰＧＡを設けて、ダイナミック
に切り替えて使用できるように構築する必要があり現実
的ではない。
Ａの機能を追加する場合、該機能の追加をダイナミック
に追加することができないという問題がある。その解決
策としては、複数個のＦＰＧＡを設けて、ダイナミック
に切り替えて使用できるように構築する必要があり現実
的ではない。
【００１６】然しながら、該コンフィグレーション・デ
ータをリード，ライト可能なＲＡＭ型メモリを備えたＦ
ＰＧＡを使用すると、上記の問題をクリアすることがで
きるが、該ＦＰＧＡ内のＲＡＭにコンフィグレーション
・データを転送する手段，或いは、どのコンフィグレー
ション・データファイルをダウンロードするかの管理手
段が必要となる。
ータをリード，ライト可能なＲＡＭ型メモリを備えたＦ
ＰＧＡを使用すると、上記の問題をクリアすることがで
きるが、該ＦＰＧＡ内のＲＡＭにコンフィグレーション
・データを転送する手段，或いは、どのコンフィグレー
ション・データファイルをダウンロードするかの管理手
段が必要となる。
【００１７】一方、ＦＰＧＡを使用することで、以下の
問題を解決することができる。 ・ ＦＰＧＡによる専用のハードウェアの開発により処
理速度の向上が可能 ・ ＦＰＧＡを使用することで、専用ゲートアレイに比
べるとリメイク（作り替え）等のリスクを低減する事が
可能 ・ 再ローディング可能なＦＰＧＡ（具体的には、上記
ＲＡＭ型メモリを使用したＦＰＧＡ）を使用すること
で、汎用性のあるハードウェアへの拡張が可能である。
問題を解決することができる。 ・ ＦＰＧＡによる専用のハードウェアの開発により処
理速度の向上が可能 ・ ＦＰＧＡを使用することで、専用ゲートアレイに比
べるとリメイク（作り替え）等のリスクを低減する事が
可能 ・ 再ローディング可能なＦＰＧＡ（具体的には、上記
ＲＡＭ型メモリを使用したＦＰＧＡ）を使用すること
で、汎用性のあるハードウェアへの拡張が可能である。
【００１８】特に、上記の３項目目の解決点である汎用
性のあるハードウェアへの拡張が可能という点に主眼を
おいて、言い換えると、汎用性のあるハードウェアを開
発する場合、ＦＰＧＡに対してダウンロードするコンフ
ィグレーション・データの格納および管理方法が重要と
なるが、単にコンフィグレーション・データをリード専
用のＲＯＭに格納した機構のみを持った場合、前述のよ
うに、 ・ ＦＰＧＡの機能を追加する場合等にＲＯＭのために
ダイナミックに拡張することが不可能となる。
性のあるハードウェアへの拡張が可能という点に主眼を
おいて、言い換えると、汎用性のあるハードウェアを開
発する場合、ＦＰＧＡに対してダウンロードするコンフ
ィグレーション・データの格納および管理方法が重要と
なるが、単にコンフィグレーション・データをリード専
用のＲＯＭに格納した機構のみを持った場合、前述のよ
うに、 ・ ＦＰＧＡの機能を追加する場合等にＲＯＭのために
ダイナミックに拡張することが不可能となる。
【００１９】また、コンフィグレーション・データをリ
ードライト可能なＲＡＭに格納した場合、上記の問題が
クリアできるが、このＲＡＭに格納する手段および、管
理機構に課題が残る。即ち、 ・ 既に初期化されたＦＰＧＡに対して同一の機能を再
度初期化する場合の管理 ・ 電源投入時におけるコンフィグレーション・データ
の転送等による速度の低下 と言った問題が発生する。
ードライト可能なＲＡＭに格納した場合、上記の問題が
クリアできるが、このＲＡＭに格納する手段および、管
理機構に課題が残る。即ち、 ・ 既に初期化されたＦＰＧＡに対して同一の機能を再
度初期化する場合の管理 ・ 電源投入時におけるコンフィグレーション・データ
の転送等による速度の低下 と言った問題が発生する。
【００２０】本発明は上記従来の欠点に鑑み、データ処
理装置、特に、ハードウェアの機能を決定するＦＰＧＡ
のコンフィグレーション・データをＦＰＧＡ内のメモリ
にダウンロードする機構において、効率良く、初期の立
ち上がりを高速化し、システム性能を向上させることが
できるデータ処理装置を提供することを目的とするもの
である。
理装置、特に、ハードウェアの機能を決定するＦＰＧＡ
のコンフィグレーション・データをＦＰＧＡ内のメモリ
にダウンロードする機構において、効率良く、初期の立
ち上がりを高速化し、システム性能を向上させることが
できるデータ処理装置を提供することを目的とするもの
である。
【００２１】
【課題を解決するための手段】図１は、本発明の原理構
成図である。上記の問題点は下記の如くに構成したデー
タ処理装置によって解決される。
成図である。上記の問題点は下記の如くに構成したデー
タ処理装置によって解決される。
【００２２】(1) 所定のハードウェアの機能を決定する
フィールドプログラマブルゲートアレイ（ＦＰＧＡ) 53
のコンフィグレーション・データを、該ハードウェア
内の前記フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ） 53 内のコンフィグレーション用メモリ（ＲＡ
Ｍ）530 にダウンロードする機能を備えたデータ処理装
置において、電源投入時等の初期化時には、読み取り専
用メモリ（ＲＯＭ） 3等に、予め、格納されているコン
フィグレーション・データを、前記フィールドプログ
ラマブルゲートアレイ（ＦＰＧＡ）53内のコンフィグレ
ーション用メモリ（ＲＡＭ）530にダウンロードする手
段, を備えるように構成する。
フィールドプログラマブルゲートアレイ（ＦＰＧＡ) 53
のコンフィグレーション・データを、該ハードウェア
内の前記フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ） 53 内のコンフィグレーション用メモリ（ＲＡ
Ｍ）530 にダウンロードする機能を備えたデータ処理装
置において、電源投入時等の初期化時には、読み取り専
用メモリ（ＲＯＭ） 3等に、予め、格納されているコン
フィグレーション・データを、前記フィールドプログ
ラマブルゲートアレイ（ＦＰＧＡ）53内のコンフィグレ
ーション用メモリ（ＲＡＭ）530にダウンロードする手
段, を備えるように構成する。
【００２３】(2) 所定のハードウェアの機能を決定する
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）53
のコンフィグレーション・データを、該ハードウェア
内の前記フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）53内のコンフィグレーション用メモリ（ＲＡＭ）
530 にダウンロードする機能を備えたデータ処理装置に
おいて、外部記憶装置等からコンフィグレーション・デ
ータをダウンロードする際には、前記コンフィグレー
ション・データを所定のランダムアクセスメモリ（Ｒ
ＡＭ）6 に転送した後、該ランダムアクセスメモリ（Ｒ
ＡＭ）6 から前記フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）53内のコンフィグレーション用メモリ
（ＲＡＭ）530 にダウンロードする手段を備えるよう
に構成する。
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）53
のコンフィグレーション・データを、該ハードウェア
内の前記フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）53内のコンフィグレーション用メモリ（ＲＡＭ）
530 にダウンロードする機能を備えたデータ処理装置に
おいて、外部記憶装置等からコンフィグレーション・デ
ータをダウンロードする際には、前記コンフィグレー
ション・データを所定のランダムアクセスメモリ（Ｒ
ＡＭ）6 に転送した後、該ランダムアクセスメモリ（Ｒ
ＡＭ）6 から前記フィールドプログラマブルゲートアレ
イ（ＦＰＧＡ）53内のコンフィグレーション用メモリ
（ＲＡＭ）530 にダウンロードする手段を備えるよう
に構成する。
【００２４】(3) 所定のハードウェアの機能を決定する
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）53
のコンフィグレーション・データを、該ハードウェア
内の前記フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）53内のコンフィグレーション用メモリ（ＲＡＭ）
530 にダウンロードする機能を備えたデータ処理装置に
おいて、外部記憶装置等からコンフィグレーション・デ
ータをダウンロードする際には、既に、前記フィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）53内のコン
フィグレーション用メモリ（ＲＡＭ）530 にコンフィグ
レーションされているデータ種別と、新たにコンフィグ
レーションの依頼をされたデータの種別とを比較する手
段を備え、該比較手段で同一のデータ種別と判断さ
れた場合には、再ダウンロードしないように構成する。
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）53
のコンフィグレーション・データを、該ハードウェア
内の前記フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）53内のコンフィグレーション用メモリ（ＲＡＭ）
530 にダウンロードする機能を備えたデータ処理装置に
おいて、外部記憶装置等からコンフィグレーション・デ
ータをダウンロードする際には、既に、前記フィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）53内のコン
フィグレーション用メモリ（ＲＡＭ）530 にコンフィグ
レーションされているデータ種別と、新たにコンフィグ
レーションの依頼をされたデータの種別とを比較する手
段を備え、該比較手段で同一のデータ種別と判断さ
れた場合には、再ダウンロードしないように構成する。
【００２５】
【作用】即ち、本発明においては、上記の問題点を解決
するための手段として、以下の方法を考える。図１の原
理構成図において、 ・コンフィグレーション・データを格納する為のメモ
リは、ＲＡＭ 6 を使用し、該ＲＡＭ 6からＦＰＧＡ 5
3 内のＲＡＭ 530にダウンロードするようにして、フ
レキシビリティを高める。
するための手段として、以下の方法を考える。図１の原
理構成図において、 ・コンフィグレーション・データを格納する為のメモ
リは、ＲＡＭ 6 を使用し、該ＲＡＭ 6からＦＰＧＡ 5
3 内のＲＡＭ 530にダウンロードするようにして、フ
レキシビリティを高める。
【００２６】・初期状態のデータ転送等による速度の低
下を防ぐため、ハードウェア内部において、電源投入時
にもアクセス可能なリード専用メモリ（ＲＯＭ）3 を使
用し、使用頻度の高いデータ、診断用のプログラムデー
タ等のコンフィグレーション・データを、該ＲＯＭ 3
に予め格納しておく方法を採用する。この方法を採用す
ることにより、電源投入時におけるコンフィグレーショ
ン・データの転送等によるデータ転送速度の低下を防
ぐことができる。
下を防ぐため、ハードウェア内部において、電源投入時
にもアクセス可能なリード専用メモリ（ＲＯＭ）3 を使
用し、使用頻度の高いデータ、診断用のプログラムデー
タ等のコンフィグレーション・データを、該ＲＯＭ 3
に予め格納しておく方法を採用する。この方法を採用す
ることにより、電源投入時におけるコンフィグレーショ
ン・データの転送等によるデータ転送速度の低下を防
ぐことができる。
【００２７】・ＦＰＧＡ 53 内のコンフィグレーション
用メモリ (ＲＡＭ）530 へのダウンロード制御部 51,52
内に、ＦＰＧＡ用メモリ (ＲＡＭ) 530 でのダウンロー
ド状態を判定する機能、即ち、上記比較手段を持ち、
現在のダウンロード状態｛ダウンロードのデータ種別
(データ番号) ｝と同一の機能をダウンロードする指示
に対しては、再ローディングを実行しない機構を持つ手
段を採用する。この手段の採用により、システム性
能を向上させることができる。
用メモリ (ＲＡＭ）530 へのダウンロード制御部 51,52
内に、ＦＰＧＡ用メモリ (ＲＡＭ) 530 でのダウンロー
ド状態を判定する機能、即ち、上記比較手段を持ち、
現在のダウンロード状態｛ダウンロードのデータ種別
(データ番号) ｝と同一の機能をダウンロードする指示
に対しては、再ローディングを実行しない機構を持つ手
段を採用する。この手段の採用により、システム性
能を向上させることができる。
【００２８】・ＦＰＧＡ 53 内のＲＡＭ 530に対して
は、ハードウェア内部のＲＯＭ 3からのダウンロードの
みでは拡張性に乏しくなることから、ハードウェア外部
（ファイル記憶装置 7, システム・メモリ 2等）からの
ＲＡＭ 6への転送を実現することで、拡張性を高めるこ
とができる。
は、ハードウェア内部のＲＯＭ 3からのダウンロードの
みでは拡張性に乏しくなることから、ハードウェア外部
（ファイル記憶装置 7, システム・メモリ 2等）からの
ＲＡＭ 6への転送を実現することで、拡張性を高めるこ
とができる。
【００２９】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の原理構成図であり、図２〜
図４は、本発明の一実施例を示した図であって、図２
は、図１に示してあるダウンロード制御部，ＦＰＧＡ初
期状態判定部，ＦＰＧＡ個別機能部の実施例を示してお
り、図３はＲＡＭ→ＲＯＭコピー手段の流れ図を示し、
図４は、ＲＡＭ→ＦＰＧＡへのダウンロード起動手段の
流れ図と、ＦＰＧＡのダウンロード状態の判定部の動作
を流れ図で示している。
る。前述の図１は、本発明の原理構成図であり、図２〜
図４は、本発明の一実施例を示した図であって、図２
は、図１に示してあるダウンロード制御部，ＦＰＧＡ初
期状態判定部，ＦＰＧＡ個別機能部の実施例を示してお
り、図３はＲＡＭ→ＲＯＭコピー手段の流れ図を示し、
図４は、ＲＡＭ→ＦＰＧＡへのダウンロード起動手段の
流れ図と、ＦＰＧＡのダウンロード状態の判定部の動作
を流れ図で示している。
【００３０】本発明においては、コンフィグレーション
・データを格納する為のメモリとして、ＲＡＭ 6 を
使用し、該ＲＡＭ 6からＦＰＧＡ 53 内のＲＡＭ 530に
ダウンロードする手段、初期状態のデータ転送等によ
る速度の低下を防ぐため、ハードウェア内部において、
電源投入時にもアクセス可能なリード専用メモリ（ＲＯ
Ｍ）3 を使用し、使用頻度の高いデータ、診断用のプロ
グラムデータ等のコンフィグレーション・データを、
該ＲＯＭ 3に予め格納しておき、ダウンロードに先立
ち、該ＲＯＭ 3→ＲＡＭ 6にコピーする手段, ＦＰＧ
Ａ 53 内のコンフィグレーション用メモリ (ＲＡＭ）53
0 へのダウンロード制御部 51 内に、ＦＰＧＡ用メモリ
(ＲＡＭ) 530 へのダウンロード状態を判定する機能
を持ち、現在のダウンロード状態｛ダウンロードのデー
タ種別 (データ番号) ｝と同一の機能をダウンロードす
る指示に対しては、再ローディングを実行しない機構を
持つ手段が、本発明を実施するのに必要な手段であ
る。尚、全図を通して同じ符号は同じ対象物を示してい
る。
・データを格納する為のメモリとして、ＲＡＭ 6 を
使用し、該ＲＡＭ 6からＦＰＧＡ 53 内のＲＡＭ 530に
ダウンロードする手段、初期状態のデータ転送等によ
る速度の低下を防ぐため、ハードウェア内部において、
電源投入時にもアクセス可能なリード専用メモリ（ＲＯ
Ｍ）3 を使用し、使用頻度の高いデータ、診断用のプロ
グラムデータ等のコンフィグレーション・データを、
該ＲＯＭ 3に予め格納しておき、ダウンロードに先立
ち、該ＲＯＭ 3→ＲＡＭ 6にコピーする手段, ＦＰＧ
Ａ 53 内のコンフィグレーション用メモリ (ＲＡＭ）53
0 へのダウンロード制御部 51 内に、ＦＰＧＡ用メモリ
(ＲＡＭ) 530 へのダウンロード状態を判定する機能
を持ち、現在のダウンロード状態｛ダウンロードのデー
タ種別 (データ番号) ｝と同一の機能をダウンロードす
る指示に対しては、再ローディングを実行しない機構を
持つ手段が、本発明を実施するのに必要な手段であ
る。尚、全図を通して同じ符号は同じ対象物を示してい
る。
【００３１】以下、図１を参照しながら、図２〜図４を
用いて、本発明のデータ処理装置の構成と動作を説明す
る。本発明のデータ処理装置は、図１に示されているよ
うに、中央処理装置(CPU)1が、システム・メモリ 2に展
開されている各種のアプリケーションプログラムを実行
することにより、所定のデータ処理を実行する。このと
き、ＦＰＧＡ 53内のコンフィグレーション用メモリ
(ＲＡＭ）530 へダウンロードされるコンフィグレーシ
ョン・データをダイナミックに変更 (ダウンロード) す
ることにより、各種のデータ処理をダイナミックに切り
替えて処理することができるようになる。
用いて、本発明のデータ処理装置の構成と動作を説明す
る。本発明のデータ処理装置は、図１に示されているよ
うに、中央処理装置(CPU)1が、システム・メモリ 2に展
開されている各種のアプリケーションプログラムを実行
することにより、所定のデータ処理を実行する。このと
き、ＦＰＧＡ 53内のコンフィグレーション用メモリ
(ＲＡＭ）530 へダウンロードされるコンフィグレーシ
ョン・データをダイナミックに変更 (ダウンロード) す
ることにより、各種のデータ処理をダイナミックに切り
替えて処理することができるようになる。
【００３２】以下、該ＦＰＧＡ 53 内のコンフィグレー
ション用メモリ (ＲＡＭ）530 へダウンロード手段を、
図２〜図４によって説明する。図１のダウンロード制御
部 51,ＦＰＧＡダウンロード状態判定部 52,ＦＰＧＡ53
は、例えば、図２に示した構成を取る。即ち、マイク
ロプログラム制御になっていて、マイクロプロセッサ(M
PU) 50が、制御メモリ 55 内に格納されているＲＯＭ→
ＲＡＭコピー手段，ＲＡＭ→ＦＰＧＡへのダウンロー
ド起動手段，ＦＰＧＡのダウンロード状態の判定手段
を実行することにより、図３，図４に流れ図で示した
動作を実行する。
ション用メモリ (ＲＡＭ）530 へダウンロード手段を、
図２〜図４によって説明する。図１のダウンロード制御
部 51,ＦＰＧＡダウンロード状態判定部 52,ＦＰＧＡ53
は、例えば、図２に示した構成を取る。即ち、マイク
ロプログラム制御になっていて、マイクロプロセッサ(M
PU) 50が、制御メモリ 55 内に格納されているＲＯＭ→
ＲＡＭコピー手段，ＲＡＭ→ＦＰＧＡへのダウンロー
ド起動手段，ＦＰＧＡのダウンロード状態の判定手段
を実行することにより、図３，図４に流れ図で示した
動作を実行する。
【００３３】先ず、図２の構成図，図３の流れ図によっ
て、ＲＯＭ→ＲＡＭコピー手段について、その動作を
説明する。図１において、電源投入時に上記ダウンロー
ド制御部 51 は、前述のように、図２のマイクロプロセ
ッサ(MPU) 50が、制御メモリ 55 内のＲＯＭ→ＲＡＭコ
ピー手段を実行することに対応する。前述のように、
該ＲＯＭ 3には、使用頻度の高いデータ、診断用のプロ
グラムデータ等のコンフィグレーション・データが、
予め、格納されている。
て、ＲＯＭ→ＲＡＭコピー手段について、その動作を
説明する。図１において、電源投入時に上記ダウンロー
ド制御部 51 は、前述のように、図２のマイクロプロセ
ッサ(MPU) 50が、制御メモリ 55 内のＲＯＭ→ＲＡＭコ
ピー手段を実行することに対応する。前述のように、
該ＲＯＭ 3には、使用頻度の高いデータ、診断用のプロ
グラムデータ等のコンフィグレーション・データが、
予め、格納されている。
【００３４】そこで、マイクロプロセッサ(MPU) 50は、
図２の ROMアドレスインタフェース部 540を介して、RO
M 3 にROM アドレスを出力し、RAM アドレスインタフェ
ース部 541を介して RAM 6に RAMアドレスを出力して、
R0M 3 から RAM 6へのコピー動作を行う。そして、ROM
→ RAMコピー動作を終了するまで、同じ動作を繰り返
す。｛図３(a) の処理ステップ 100,101,102,103参照｝ 該ＲＯＭ→ＲＡＭコピー動作が終了すると、MPU 50が、
制御メモリ 55 内の RAM→FPGAへのダウンロード起動プ
ログラムを実行することにより、RAM 6 にコピーされ
たコンフィグレーション・データが、FPGA 53 のコン
フィグレーション用メモリ(RAM) 530 にダウンロードさ
れる。このようにして、ＲＯＭ 3内部よりＲＡＭ 6にコ
ンフィグレーション・データを転送した後、該ＲＡＭ
6から、FPGA 53 のコンフィグレーション・データ用メ
モリ(RAM) 530 にダウンロードされる。上記のコピー動
作は、電源投入時のためシステム性能の低下には関与し
ない。
図２の ROMアドレスインタフェース部 540を介して、RO
M 3 にROM アドレスを出力し、RAM アドレスインタフェ
ース部 541を介して RAM 6に RAMアドレスを出力して、
R0M 3 から RAM 6へのコピー動作を行う。そして、ROM
→ RAMコピー動作を終了するまで、同じ動作を繰り返
す。｛図３(a) の処理ステップ 100,101,102,103参照｝ 該ＲＯＭ→ＲＡＭコピー動作が終了すると、MPU 50が、
制御メモリ 55 内の RAM→FPGAへのダウンロード起動プ
ログラムを実行することにより、RAM 6 にコピーされ
たコンフィグレーション・データが、FPGA 53 のコン
フィグレーション用メモリ(RAM) 530 にダウンロードさ
れる。このようにして、ＲＯＭ 3内部よりＲＡＭ 6にコ
ンフィグレーション・データを転送した後、該ＲＡＭ
6から、FPGA 53 のコンフィグレーション・データ用メ
モリ(RAM) 530 にダウンロードされる。上記のコピー動
作は、電源投入時のためシステム性能の低下には関与し
ない。
【００３５】次に、図１のＣＰＵ 1がダウンロード要求
をしたときの動作を説明する。即ち、ＣＰＵ 1は、Ｉ／
Ｆ 4を通して、ファイル記憶装置 7, 或いは、システム
メモリ 2からコンフィグレーション・データをＲＡＭ
6に転送した後、上記ダウンロード制御部 51 に対し
て、ＲＡＭ 6の内容をＦＰＧＡ 53 に、該コンフィグレ
ーション・データのダウンロードの依頼をする。
をしたときの動作を説明する。即ち、ＣＰＵ 1は、Ｉ／
Ｆ 4を通して、ファイル記憶装置 7, 或いは、システム
メモリ 2からコンフィグレーション・データをＲＡＭ
6に転送した後、上記ダウンロード制御部 51 に対し
て、ＲＡＭ 6の内容をＦＰＧＡ 53 に、該コンフィグレ
ーション・データのダウンロードの依頼をする。
【００３６】該ダウンロード制御部 51 は、依頼された
コンフィグレーション・データをＦＰＧＡ 53 のコン
フィグレーション・データ用メモリ(RAM) 530 へダウン
ロードしＦＰＧＡ個別機能部を所定の機能に設定する。
ＦＰＧＡ 53 にダウンロードする際、現在のＦＰＧＡ 5
3 のダウンロード状態をＦＰＧＡダウンロード状態判定
部 52 にて判定し、同一機能の再ローディンングを行わ
ない様に制御する。｛FPGAのダウンロード状態の判定処
理手段に対応｝ 図４に基づいて、上記の処理を、更に、詳細に説明す
る。即ち、ＣＰＵ 1からダウンロードの要求があったと
き、フラグレジスタ 54 に格納されているコンフィグレ
ーション・データと、今要求のあったコンフィグレー
ション・データとの番号を比較し、一致した場合に
は、該ＦＰＧＡ 53 に、既に、おなじ番号のコンフィグ
レーション・データがダウンロードされているものと
して、該ダウンロード動作を抑止する。｛図４の処理ス
テップ 200参照｝ 該比較において、コンフィグレーション・データの一
致がみられなかった場合には、ＲＡＭ→ＦＰＡＧへのダ
ウンロード動作に移る。先ず、マイクロプロセッサ(MP
U) 50において、ＲＡＭアドレスを出力すると共に、イ
ンタフェース部を介してＦＰＧＡ 53 にダウンロード起
動要求(REQ) を送出し、該ＦＰＧＡ 53 から、レディー
信号(RDY) を受信すると、該ＦＰＧＡ 53 は、RAM 6 か
らダウンロードデータ１語を読み込んだと認識し、アド
レスを更新して、次の１語の読み込み動作に入ること
を、該ダウンロードの終了を認識する迄繰り返す。｛図
３(b)の処理ステップ 201〜205 参照｝ 該ダウンロード動作が終了すると、前述のフラグレジス
タ 54 に対して、今ダウンロードしたコンフィグレーシ
ョン・データの番号を登録する。｛図４の処理ステッ
プ 206参照｝ 上記処理ステップ 201〜206 迄の処理が、前述のＲＡＭ
→ＦＰＥＡへのダウンロード処理が対応する。
コンフィグレーション・データをＦＰＧＡ 53 のコン
フィグレーション・データ用メモリ(RAM) 530 へダウン
ロードしＦＰＧＡ個別機能部を所定の機能に設定する。
ＦＰＧＡ 53 にダウンロードする際、現在のＦＰＧＡ 5
3 のダウンロード状態をＦＰＧＡダウンロード状態判定
部 52 にて判定し、同一機能の再ローディンングを行わ
ない様に制御する。｛FPGAのダウンロード状態の判定処
理手段に対応｝ 図４に基づいて、上記の処理を、更に、詳細に説明す
る。即ち、ＣＰＵ 1からダウンロードの要求があったと
き、フラグレジスタ 54 に格納されているコンフィグレ
ーション・データと、今要求のあったコンフィグレー
ション・データとの番号を比較し、一致した場合に
は、該ＦＰＧＡ 53 に、既に、おなじ番号のコンフィグ
レーション・データがダウンロードされているものと
して、該ダウンロード動作を抑止する。｛図４の処理ス
テップ 200参照｝ 該比較において、コンフィグレーション・データの一
致がみられなかった場合には、ＲＡＭ→ＦＰＡＧへのダ
ウンロード動作に移る。先ず、マイクロプロセッサ(MP
U) 50において、ＲＡＭアドレスを出力すると共に、イ
ンタフェース部を介してＦＰＧＡ 53 にダウンロード起
動要求(REQ) を送出し、該ＦＰＧＡ 53 から、レディー
信号(RDY) を受信すると、該ＦＰＧＡ 53 は、RAM 6 か
らダウンロードデータ１語を読み込んだと認識し、アド
レスを更新して、次の１語の読み込み動作に入ること
を、該ダウンロードの終了を認識する迄繰り返す。｛図
３(b)の処理ステップ 201〜205 参照｝ 該ダウンロード動作が終了すると、前述のフラグレジス
タ 54 に対して、今ダウンロードしたコンフィグレーシ
ョン・データの番号を登録する。｛図４の処理ステッ
プ 206参照｝ 上記処理ステップ 201〜206 迄の処理が、前述のＲＡＭ
→ＦＰＥＡへのダウンロード処理が対応する。
【００３７】ＣＰＵ 1は、ＲＡＭ 6に所定のコンフィグ
レーション・データが無い場合は、ハードディスク
(ファイル記憶装置) 7 等に格納されたＦＰＧＡコンフ
ィグレーション・データを一旦システム・メモリ 2に
置くか、直接ＲＡＭ 6に転送する。
レーション・データが無い場合は、ハードディスク
(ファイル記憶装置) 7 等に格納されたＦＰＧＡコンフ
ィグレーション・データを一旦システム・メモリ 2に
置くか、直接ＲＡＭ 6に転送する。
【００３８】上記転送の手段は、ＣＰＵ 1が行っても良
いが、前述のダウンロード制御部 51 に依頼しても良
い。ＲＡＭ 6への新規コンフィグレーション・データ
の登録の際には、ＲＡＭ 6の容量が許す限り追加動作を
行い、既にダウンロードされたデータを有効に使用する
様に制御する。また、該ＲＡＭ 6がフルの場合には、既
にロードされたデータを削除し、新規データを格納す
る。実際には、削除するという処理フェーズはなく、オ
ーバライトで処理される。
いが、前述のダウンロード制御部 51 に依頼しても良
い。ＲＡＭ 6への新規コンフィグレーション・データ
の登録の際には、ＲＡＭ 6の容量が許す限り追加動作を
行い、既にダウンロードされたデータを有効に使用する
様に制御する。また、該ＲＡＭ 6がフルの場合には、既
にロードされたデータを削除し、新規データを格納す
る。実際には、削除するという処理フェーズはなく、オ
ーバライトで処理される。
【００３９】このように、本発明によるデータ処理装置
は、所定のハードウェアの機能を決定するＲＡＭ型のＦ
ＰＧＡを設けているデータ処理装置に、電源投入時等の
初期化時には、ＲＯＭ等に、予め、格納されているコン
フィグレーション・データをＲＡＭ型のＦＰＧＡのメ
モリ (ＲＡＭ) にダウンロードし、外部記憶装置等から
コンフィグレーション・データをダウンロードする際
には、既に、上記ＦＰＧＡのメモリ (ＲＡＭ) にコンフ
ィグレーションされているデータ種別と、新たにコンフ
ィグレーションの依頼をされたデータの種別とを比較す
る手段を備え、該比較で同一の場合には、再ダウンロー
ドしない。又、該ＦＰＧＡのＲＡＭへのコンフィグレー
ション・データのダウンロード時には、追加，又は、
オーバライトとするようにしたところに特徴がある。
は、所定のハードウェアの機能を決定するＲＡＭ型のＦ
ＰＧＡを設けているデータ処理装置に、電源投入時等の
初期化時には、ＲＯＭ等に、予め、格納されているコン
フィグレーション・データをＲＡＭ型のＦＰＧＡのメ
モリ (ＲＡＭ) にダウンロードし、外部記憶装置等から
コンフィグレーション・データをダウンロードする際
には、既に、上記ＦＰＧＡのメモリ (ＲＡＭ) にコンフ
ィグレーションされているデータ種別と、新たにコンフ
ィグレーションの依頼をされたデータの種別とを比較す
る手段を備え、該比較で同一の場合には、再ダウンロー
ドしない。又、該ＦＰＧＡのＲＡＭへのコンフィグレー
ション・データのダウンロード時には、追加，又は、
オーバライトとするようにしたところに特徴がある。
【００４０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下に示す効果が得られる。 ・ＦＰＧＡを使用し、ＦＰＧＡ用のメモリ（ＲＡＭ）に
対してコンフィグレーション・データをセットする機
構を持つため、フレキシビリティが高まる。 ・システム・メモリ上等のコンフィグレーション・デー
タを内部コンフィグレーション用ＲＡＭに、該コンフ
ィグレーション・データ番号により登録する機構をも
つので、追加機能およびオーバーライト機能により、効
率よく管理できる。即ち、ＲＡＭへの再コピーの発生を
抑えることが可能となり、システム性能の向上を図るこ
とができる。 ・初期のコンフィグレーション・データをハードウェ
ア内部のＲＯＭより行うため、最初のダウンローディン
グをシステム的に行う必要がなく、初期の立ち上がりが
高速化可能となる。 ・データ処理装置内のＲＡＭに格納したコンフィグレー
ション・データをＦＰＧＡにローディングする際に、
現在のＦＰＧＡのダウンロード状態を管理することで、
不要なダウンロード（同一機能の再ローディング）を削
減することが可能となり、システムの性能を向上させる
ことができる。
よれば、以下に示す効果が得られる。 ・ＦＰＧＡを使用し、ＦＰＧＡ用のメモリ（ＲＡＭ）に
対してコンフィグレーション・データをセットする機
構を持つため、フレキシビリティが高まる。 ・システム・メモリ上等のコンフィグレーション・デー
タを内部コンフィグレーション用ＲＡＭに、該コンフ
ィグレーション・データ番号により登録する機構をも
つので、追加機能およびオーバーライト機能により、効
率よく管理できる。即ち、ＲＡＭへの再コピーの発生を
抑えることが可能となり、システム性能の向上を図るこ
とができる。 ・初期のコンフィグレーション・データをハードウェ
ア内部のＲＯＭより行うため、最初のダウンローディン
グをシステム的に行う必要がなく、初期の立ち上がりが
高速化可能となる。 ・データ処理装置内のＲＡＭに格納したコンフィグレー
ション・データをＦＰＧＡにローディングする際に、
現在のＦＰＧＡのダウンロード状態を管理することで、
不要なダウンロード（同一機能の再ローディング）を削
減することが可能となり、システムの性能を向上させる
ことができる。
【図１】本発明の原理構成図
【図２】本発明の一実施例を示した図（その１）
【図３】本発明の一実施例を示した図（その２）
【図４】本発明の一実施例を示した図（その３）
【図５】従来のデータ処理装置のダウンサイジング技術
を説明する図（その１）
を説明する図（その１）
【図６】従来のデータ処理装置のダウンサイジング技術
を説明する図（その２）
を説明する図（その２）
1 中央処理装置(CPU) 2 システム
・メモリ 3 読み取り専用メモリ(ROM) 4 インタフェース部(I/F) 50 マイクロプロセッサ(MPU) 51 ダウンロード制御部 52 FPGAダウ
ンロード状態判定部 53 フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ） 54 フラグレジスタ 55 制御メモ
リ 540 ROM アドレスインタフェース部 541 RAM アドレスインタフェース部 530 FPGAのコンフィグレーション用メモリ(RAM) 6 ランダムアクセスメモリ(RAM) 7 ファイル記憶装置 コンフィグレーション・データ ROM →RAM コピー処理手段 RAM →FPGAへのダウンロード起動手段 FPGAのダウンロード判定手段
・メモリ 3 読み取り専用メモリ(ROM) 4 インタフェース部(I/F) 50 マイクロプロセッサ(MPU) 51 ダウンロード制御部 52 FPGAダウ
ンロード状態判定部 53 フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ） 54 フラグレジスタ 55 制御メモ
リ 540 ROM アドレスインタフェース部 541 RAM アドレスインタフェース部 530 FPGAのコンフィグレーション用メモリ(RAM) 6 ランダムアクセスメモリ(RAM) 7 ファイル記憶装置 コンフィグレーション・データ ROM →RAM コピー処理手段 RAM →FPGAへのダウンロード起動手段 FPGAのダウンロード判定手段
Claims (3)
- 【請求項１】所定のハードウェアの機能を決定するフィ
ールドプログラマブルゲートアレイのコンフィグレーシ
ョン・データを、該ハードウェア内の前記フィールドプ
ログラマブルゲートアレイ内のコンフィグレーション用
メモリにダウンロードする機能を備えたデータ処理装置
において、 初期化時には、読み取り専用メモリに、予め、格納され
ているコンフィグレーション・データを、前記フィール
ドプログラマブルゲートアレイ内のコンフィグレーショ
ン用メモリにダウンロードする手段を備えたことを特徴
とするデータ処理装置。 - 【請求項２】所定のハードウェアの機能を決定するフィ
ールドプログラマブルゲートアレイのコンフィグレーシ
ョン・データを、該ハードウェア内の前記フィールドプ
ログラマブルゲートアレイ内のコンフィグレーション用
メモリにダウンロードする機能を備えたデータ処理装置
において、 外部からコンフィグレーション・データをダウンロード
する際には、前記コンフィグレーション・データを所定
のランダムアクセスメモリにコピーした後、該ランダム
アクセスメモリから前記フィールドプログラマブルゲー
トアレイ内のコンフィグレーション用メモリにダウンロ
ードする手段を備えたことを特徴とするデータ処理装
置。 - 【請求項３】所定のハードウェアの機能を決定するフィ
ールドプログラマブルゲートアレイのコンフィグレーシ
ョン・データを、該ハードウェア内の前記フィールドプ
ログラマブルゲートアレイ内のコンフィグレーション用
メモリにダウンロードする機能を備えたデータ処理装置
において、 外部からコンフィグレーション・データをダウンロード
する際には、既に、前記フィールドプログラマブルゲー
トアレイ内のコンフィグレーション用メモリにコンフィ
グレーションされているデータ種別と、新たにコンフィ
グレーションの依頼をされたデータの種別とを比較する
手段を備え、該比較手段で同一のデータ種別と判断され
た場合には、再ダウンロードしないことを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564994A JP3531225B2 (ja) | 1994-09-09 | 1994-09-09 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564994A JP3531225B2 (ja) | 1994-09-09 | 1994-09-09 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0876974A true JPH0876974A (ja) | 1996-03-22 |
| JP3531225B2 JP3531225B2 (ja) | 2004-05-24 |
Family
ID=16675905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21564994A Expired - Fee Related JP3531225B2 (ja) | 1994-09-09 | 1994-09-09 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531225B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020051198A (ko) * | 2000-12-22 | 2002-06-28 | 엘지전자 주식회사 | 프로그래머블 로직 디바이스 프로그램의 원격 다운로드 방법 |
| US6823069B1 (en) | 1996-08-09 | 2004-11-23 | Fujitsu Limited | Encrypting/decrypting system with programmable logic device/unit and method thereof |
| KR100460506B1 (ko) * | 2001-11-15 | 2004-12-08 | 엘지전자 주식회사 | 에프피지에이 보드의 데이터 다운로드 제어 회로 |
| US7024577B2 (en) | 2000-06-26 | 2006-04-04 | Nihon Computer Co., Ltd. | Program logic device for synchronous operation with multiple clock signals |
| WO2006115212A1 (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Industrial Co., Ltd. | アルゴリズム更新システム |
| JP2007334538A (ja) * | 2006-06-14 | 2007-12-27 | Fuji Xerox Co Ltd | プログラマブルデバイス制御装置、プログラマブル論理回路装置及びプログラマブルデバイスの制御方法 |
| JP2011028333A (ja) * | 2009-07-21 | 2011-02-10 | Fuji Xerox Co Ltd | 回路情報生成装置、機能実行システム、及びプログラム |
| US8341469B2 (en) | 2008-05-26 | 2012-12-25 | Fujitsu Limited | Configuration device for configuring FPGA |
| JP2019040302A (ja) * | 2017-08-23 | 2019-03-14 | 日本電気株式会社 | 回路基板、電子装置およびデータ更新方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018160029A (ja) | 2017-03-22 | 2018-10-11 | 株式会社東芝 | 半導体集積回路 |
-
1994
- 1994-09-09 JP JP21564994A patent/JP3531225B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6823069B1 (en) | 1996-08-09 | 2004-11-23 | Fujitsu Limited | Encrypting/decrypting system with programmable logic device/unit and method thereof |
| US7024577B2 (en) | 2000-06-26 | 2006-04-04 | Nihon Computer Co., Ltd. | Program logic device for synchronous operation with multiple clock signals |
| KR20020051198A (ko) * | 2000-12-22 | 2002-06-28 | 엘지전자 주식회사 | 프로그래머블 로직 디바이스 프로그램의 원격 다운로드 방법 |
| KR100460506B1 (ko) * | 2001-11-15 | 2004-12-08 | 엘지전자 주식회사 | 에프피지에이 보드의 데이터 다운로드 제어 회로 |
| WO2006115212A1 (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Industrial Co., Ltd. | アルゴリズム更新システム |
| JP2007334538A (ja) * | 2006-06-14 | 2007-12-27 | Fuji Xerox Co Ltd | プログラマブルデバイス制御装置、プログラマブル論理回路装置及びプログラマブルデバイスの制御方法 |
| US8341469B2 (en) | 2008-05-26 | 2012-12-25 | Fujitsu Limited | Configuration device for configuring FPGA |
| JP2011028333A (ja) * | 2009-07-21 | 2011-02-10 | Fuji Xerox Co Ltd | 回路情報生成装置、機能実行システム、及びプログラム |
| JP2019040302A (ja) * | 2017-08-23 | 2019-03-14 | 日本電気株式会社 | 回路基板、電子装置およびデータ更新方法 |
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| Publication number | Publication date |
|---|---|
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