JP2019040302A - 回路基板、電子装置およびデータ更新方法 - Google Patents
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Abstract
Description
本発明の第1の実施形態について図を参照して詳細に説明する。図1は、本実施形態の回路基板の構成の概要を示したものである。本実施形態の回路基板は、第1のメモリ11と、プロセッサ12と、ゲートアレイ13と、スイッチ回路14と、第2のメモリ15を備えている。
本発明の第2の実施形態について図を参照して詳細に説明する。図2は、本実施形態の組み込み型装置用の回路基板100の構成の概要を示したものである。
12 プロセッサ
13 ゲートアレイ
14 スイッチ回路
15 第2のメモリ
100 回路基板
101 CPU
102 フラッシュROM
103 RAM
104 スイッチIC
105 FPGA
106 EEPROM
107 PCIeスイッチ
108 PCIe−Etherブリッジ
109 ネットワークインタフェース
110 L2スイッチ
111 LANポート
112 電源制御回路
121−124 バス
125 制御線
126 バス
127 バス
128 制御線
129−132 バス
133 制御線
141 PCIeコントローラ
142 バス
151 GPIO制御部
152 フラッシュROMコントローラ
153 信号線
154 バス
155 バス
200 バックプレーン
201−206 コネクタ
207 回路基板
208−212 回路基板
213 回路基板
301 基板監視部
302 データ記憶部
303 通信部
400−406 信号線
Claims (10)
- 保持しているプログラムのデータを書き換える手段を有する第1のメモリと、
前記第1のメモリに保持されている前記プログラムを実行するプロセッサと、
コンフィギュレーションデータに基づいた回路パターンを形成するゲートアレイと、
前記ゲートアレイから入力される制御信号に基づいて、前記第1のメモリと、前記プロセッサまたは前記ゲートアレイのいずれかとを接続するスイッチ回路と
外部とデータの送受信を行うコントローラとして動作する第1の回路パターンを形成するコンフィギュレーションデータを初期コンフィギュレーションデータとして保持している第2のメモリと
を備え、
前記ゲートアレイは、起動時に、前記第2のメモリから読み出す前記初期コンフィギュレーションデータに基づいて前記第1の回路パターンを形成し、
前記第1のメモリに保持されている前記データの異常が検知されたときに、前記コントローラを介して外部から入力されるコンフィギュレーションデータに基づいて、前記第1のメモリと前記ゲートアレイを接続する前記制御信号を前記スイッチ回路に出力する回路と、外部から入力される正常なデータに基づいて前記第1のメモリに保持されている前記プログラムを更新する回路とを有する第2の回路パターンを形成することを特徴とする回路基板。 - 前記ゲートアレイは、前記第1のメモリに保持されている前記プログラムを更新した後の、再起動が行われた際に、前記スイッチ回路は、前記第1のメモリと前記プロセッサとを接続し、
前記プロセッサは、更新された前記プログラムを実行することを特徴とする請求項1に記載の回路基板。 - 前記ゲートアレイは、前記第1のメモリに保持されている前記データの異常が検知されたときに、前記第1の回路パターンに加えて、前記第2の回路パターンを形成することを特徴とする請求項1に記載の回路基板。
- 前記プロセッサが前記プログラムを実行する際の処理結果の送信および処理に使用するデータの受信と、前記プログラムの更新用のデータの受信とを行う通信回路をさらに備えることを特徴とする請求項1から3いずれかに記載の回路基板。
- 請求項1から4いずれかに記載の前記回路基板と、
前記回路基板の前記コンフィギュレーションデータと、前記プログラムのデータとを記憶する記憶手段と、前記回路基板の異常の有無を監視する手段とを有する監視装置と
を備え、
前記監視装置は、前記回路基板の異常を検知した際に、前記第2の回路パターンを形成する前記コンフィギュレーションデータを前記回路基板に送信し、前記回路基板に形成された前記第2の回路パターンの回路を介して前記第1のメモリの前記プログラムを更新することを特徴とする電子装置。 - 前記監視装置は、前記回路基板の前記プログラムの更新を完了したときに、前記回路基板に再起動を要求し、
前記回路基板は、前記監視装置からの再起動の要求に基づいて再起動し、前記プロセッサによって更新後の前記プログラムを実行することを特徴とする請求項5に記載の電子装置。 - 前記回路基板および前記監視装置は、同一のバックプレーンに挿入されていることを特徴とする請求項5または6に記載の電子装置。
- 前記監視装置は、前記回路基板が前記バックプレーンに挿入されたことを検知してから所定の時間経過するまでに起動の完了を検知できなかったとき、前記回路基板に異常が生じていると判断することを特徴とする請求項7に記載の電子装置。
- 前記バックプレーンに挿入された複数の前記回路基板を備え、
前記監視装置は、前記回路基板それぞれを監視することを特徴とする請求項8に記載の電子装置。 - 第1のメモリと、
前記第1のメモリに保持されているプログラムを実行するプロセッサと、
コンフィギュレーションデータに基づいた回路パターンを形成するゲートアレイと、
前記ゲートアレイから入力される制御信号に基づいて、前記第1のメモリと、前記プロセッサまたは前記ゲートアレイのいずれかとを接続するスイッチ回路と、
外部とデータの送受信を行うコントローラとして動作する第1の回路パターンを形成するコンフィギュレーションデータを初期コンフィギュレーションデータとして保持している第2のメモリと
を備える回路基板において
起動時に、前記第2のメモリから読み出す前記初期コンフィギュレーションデータに基づいて前記第1の回路パターンを前記ゲートアレイに形成し、
前記第1のメモリに保持されている前記データの異常が検知されたときに、前記コントローラを介して外部から入力されるコンフィギュレーションデータに基づいて、前記第1のメモリと前記ゲートアレイを接続する前記制御信号を前記スイッチ回路に出力する回路と、外部から入力される正常なデータに基づいて前記第1のメモリに保持されている前記データを更新する回路とを有する第2の回路パターンを前記ゲートアレイに形成することを特徴とするデータ復旧方法。
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JP2017160307A JP6933050B2 (ja) | 2017-08-23 | 2017-08-23 | 回路基板、電子装置およびデータ更新方法 |
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-
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