JP2001290758A

JP2001290758A - コンピュータシステム

Info

Publication number: JP2001290758A
Application number: JP2000107665A
Authority: JP
Inventors: Takahiro Koishi; 高裕小石
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-04-10
Filing date: 2000-04-10
Publication date: 2001-10-19

Abstract

(57)【要約】【課題】ＦＰＧＡの特徴である、柔軟なハードウェア
構成の変更を生かした、連続可用性の高いコンピュータ
システムを提供する。【解決手段】メインＣＰＵ１０１のホストバス１１０
とＩ／Ｏバス１１１についてのバスブリッジとして機能
するＦＰＧＡ１０３のコンフィグレーション終了後に外
部からＦＰＧＡ１０３の更新コンフィグレーションデー
タを取り込み、更新制御回路１０７により、メインＣＰ
Ｕ１０１のＩ／Ｏバス１１１へのアクセスを抑制し、Ｉ
／Ｏバス１１１へのアクセスが抑制されている間に外部
から取り込んだ更新コンフィグレーションデータでＦＰ
ＧＡ１０３をコンフィグレーションしてＦＰＧＡの機能
を更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｉ／Ｏバスブリッ
ジとしてプログラマブル論理回路（ＦｉｅｌｄＰｒｏｇ
ｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ、以下、ＦＰ
ＧＡという）を使用したコンピュータシステムに関す
る。

【０００２】

【従来の技術】ＦＰＧＡ再コンフィグレーション機構
は、特に基幹系コンピュータなど高い可用性の要求され
る場所に適用されたＦＰＧＡのために構成されている。

【０００３】このような基幹系コンピュータシステム
は、一般的にできるだけ信頼性が高く連続可用性の高い
ことが要求されている。

【０００４】また、ＦＰＧＡは年々その機能が高性能化
してきており、プログラム書き換えを行うことによって
そのハードウェア構成を柔軟に変更できると言う利点を
生かして、頻繁にハードウェア構成が変更される部分
や、少量生産の機種などに積極的に用いられてきてい
る。

【０００５】

【発明が解決しようとする課題】しかし、ＦＰＧＡは、
そのハードウェア機能を切り替えるために、一旦リセッ
トを行い、コンフィグレーションデータをリロードしな
ければならない。その結果、連続可用性の要求されるコ
ンピュータシステムでは、ＦＰＧＡのハードウェア情報
の切り替えは困難という欠点がある。また、ＦＰＧＡの
コンフィグレーションデータを万が一書き損じた場合に
は、その後のＦＰＧＡの動作ができなくなり、システム
全体が止まってしまう。

【０００６】本発明の主な目的は、ＦＰＧＡの特徴であ
る、柔軟なハードウェア構成の変更を生かした、連続可
用性の高いコンピュータシステムを提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明は、メインＣＰＵ
のホストバスとＩ／Ｏバスについてのバスブリッジとし
て機能するＦＰＧＡと、ＦＰＧＡをコンフィグレーショ
ンするコンフィグレーションデータを格納する複数のフ
ラッシュロムと、ＦＰＧＡの機能更新を制御する更新制
御回路と、ＦＰＧＡのコンフィグレーション終了後に外
部からＦＰＧＡの更新コンフィグレーションデータを取
り込んで前記複数のフラッシュロムのいずれかに書き込
むローカルＣＰＵとを備え、前記更新制御回路により前
記メインＣＰＵの前記Ｉ／Ｏバスへのアクセスを抑制
し、Ｉ／Ｏバスへアクセスが抑制されている間に、前記
フラッシュロムに書き込まれた前記更新コンフィグレー
ションデータで前記ＦＰＧＡをコンフィグレーションし
てＦＰＧＡの機能を更新することを特徴とする。

【０００８】本発明を用いることにより、遠隔地よりシ
ステム全体を停止することなくＦＰＧＡに対して複数の
ハードウェア情報の更新、変更が可能となる。また、複
数のフラッシュロムを持つことにより、機能変更の他に
ハードウェアバージョンの世代管理や、ハードウェア更
新失敗時の運用系と退避系の切り分けも可能となる。

【０００９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１０】本発明は、ＦＰＧＡをコンフィグレーショ
ンするためのフラッシュロムが接続されているパラレル
コンフィグレーションパス（以下、コンフィグレーショ
ンパスと称す）の部分に、複数のフラッシュロムと、Ｆ
ＰＧＡの機能更新を制御する制御回路を設けたことによ
り、ＦＰＧＡの本来の動作に非同期で外部からＦＰＧＡ
のコンフィグレーションデータを取り込み、更新制御回
路がＦＰＧＡの書き換えをコントロールすることによっ
て、コンピュータシステム全体を停止させることなく、
ＦＰＧＡのハードウェア機能の更新、変更、世代管理を
可能にするものである。

【００１１】図１は、本発明のＩ／Ｏバスブリッジとし
てＦＰＧＡを使用したコンピュータシステムの第１の実
施の形態を示す回路構成図である。図１に示すコンピュ
ータシステムは、メインＣＰＵ１０１のホストバス１１
０とＩ／Ｏバス１１１についてのホストバスブリッジと
して機能するＦＰＧＡ１０３と、コンフィグレーション
パス１０５に接続され、ＦＰＧＡ１０３をコンフィグレ
ーションするコンフィグレーションデータを格納する複
数のフラッシュロム１０８，１０９と、ＦＰＧＡ１０３
の再コンフィグレーションを制御する更新制御回路１０
７と、コンフィグレーションパス１０５に接続され、外
部より変更されるべきＦＰＧＡ１０３のコンフィグレー
ションデータを、ＦＰＧＡ１０３の動作中に取り込み、
更新制御回路１０７を介してフラッシュロム１０８，１
０９のいずれかに書き込むローカルＣＰＵ１０６とを備
えている。

【００１２】また、更新制御回路１０７とメインＣＰＵ
との間には、メインＣＰＵ１０１に対してリセット期間
中を知らせるアテンション信号２０１のための信号線が
設けられている。

【００１３】ＦＰＧＡ１０３は、コンフィグレーション
パス１０５に接続されたフラッシュロム１０８，１０９
のいずれかによって初期化される。

【００１４】外部より取り込まれ、フラッシュロム１０
８，１０９のいずれかに書き込まれたコンフィグレーシ
ョンデータは、ＦＰＧＡ１０３のコンフィグレーション
データとして、次回のＦＰＧＡリセット時に選択的に使
用される。

【００１５】ＦＰＧＡ１０３のコンフィグレーションパ
ス１０５は、ＦＰＧＡ１０３のコンフィグレーション期
間中以外は使用されないので、ローカルＣＰＵ１０６
は、外部よりコンフィグレーションパス１０５を介して
ＦＰＧＡ１０３に関するコンフィグレーションデータを
取り込み、ＦＰＧＡ１０３のコンフィグレーション期間
中でなければいつでもフラッシュロムに書き込むことが
できる。コンフィグレーション用のフラッシュロム１０
８，１０９は、セレクタを外部に設けることによって、
機能別、バージョン別に選択される。

【００１６】次に、第１の実施の形態の動作を図１を用
いて説明する。まず、システム起動時の動作を説明す
る。

【００１７】ＦＰＧＡ１０３は、図１に示すように、メ
インＣＰＵ１０１に対するホストバス１１０とＩ／Ｏバ
ス１１１とを繋ぐバスブリッジとして動作をしているも
のとする。ＦＰＧＡ１０３は、システム起動時に、更新
制御回路１０７からリセット信号１１２を受け取ってリ
セットの解除が行われると、コンフィグレーションパス
１０５に繋がっているフラッシュロム１０９からコンフ
ィグレーションデータを読み込み、最初のブリッジ機能
を実現する。システム起動時のＦＰＧＡ１０３のコンフ
ィグレーション期間中は、起動シーケンスにより、コン
フィグレーションパス１０５上に接続されているローカ
ルＣＰＵ１０６は、リセット期間にある。

【００１８】システム起動の後、即ちＦＰＧＡ１０３が
コンフィグレーション終了した後の動作は、次のように
なる。

【００１９】上記の経過を経て動作可能となっているＦ
ＰＧＡ１０３は、次回のコンフィグレーション時までコ
ンフィグレーションパス１０５を使用することはない。
また、先程のコンフィグレーション期間中に切り離され
ていたローカルＣＰＵ１０６は、ＦＰＧＡ１０３がコン
フィグレーション終了した後にリセットが解除され、コ
ンフィグレーションパス１０５に論理的に接続される。

【００２０】次に、ＦＰＧＡ１０３動作中における、Ｆ
ＰＧＡコンフィグレーションデータの入手は、図１にお
いて以下のように行われる。

【００２１】即ち、ローカルＣＰＵ１０６は、ＦＰＧＡ
コンフィグレーションパス１０５に接続されているブリ
ッジ１１３を通じて、更新または変更を実現するＦＰＧ
Ａコンフィグレーションデータを外部ネットワーク１０
４より入手し、そのデータをフラッシュロム１０８に書
き込む。ＦＰＧＡ１０３のコンフィグレーションパス１
０５は、上述したようにコンフィグレーション終了後は
ＦＰＧＡ１０３によって使用されないので、ＦＰＧＡ１
０３動作期間中はローカルＣＰＵ１０６のホストバスと
して使用できる。

【００２２】次に、ＦＰＧＡ１０３の機能変更、更新に
ついての詳細な動作を図２を用いて説明する。図２は、
第１の実施の形態の詳細な回路構成図であり、バスコン
トローラ２０２でＦＰＧＡ１０３をメインＣＰＵ１０１
が繋がっているバス２０３から切り離し、バスコントロ
ーラ２１０でＦＰＧＡ１０３をローカルＣＰＵ１０６が
繋がっているコンフィグレーションパス１０５から切り
離す構成となっている。

【００２３】図２において、ローカルＣＰＵ１０６は、
ＦＰＧＡ１０３の機能変更、更新を行う前に、コンフィ
グレーションデータを持つフラッシュロム１０９，１０
８を選択するため、更新制御回路１０７に対して制御を
行い、次回起動時に使用するためのコンフィグレーショ
ンデータを格納するフラッシュロム１０８を選択してお
く。

【００２４】また、更新制御回路１０７は、更新実行時
に図１におけるメインＣＰＵ１０１に対してのアテンシ
ョン信号２０１を発行する機能を有しており、ＦＰＧＡ
１０３の機能更新の直前に、このアテンション信号２０
１をアサートすることによって、メインのＣＰＵ１０１
がＦＰＧＡ１０３配下のデバイスに対してアクセスする
のを抑止する。更に、更新制御回路１０７は、ＦＰＧＡ
１０３をローカルＣＰＵ１０６と図１におけるメインＣ
ＰＵ１０１から切り離すための３ステートのバスコント
ローラ２０２，２１０をコントロールする機能を有して
いる。

【００２５】アテンション信号２０１をアサートし、図
１におけるメインのＣＰＵ１０１のＦＰＧＡ１０３に対
するトランザクションの抑制ができ次第、ローカルＣＰ
Ｕ１０６が更新制御回路１０７を制御することによっ
て、バスコントローラ２０２でＦＰＧＡ１０３をメイン
ＣＰＵ１０１が繋がっているバス２０３から切り離し、
更に、バスコントローラ２１０でＦＰＧＡ１０３をロー
カルＣＰＵ１０６が繋がっているコンフィグレーション
パス１０５から切り離す。

【００２６】以上のＦＰＧＡ１０３の機能切り替えに関
する全ての準備が整った後、ローカルＣＰＵ１０６は、
更新制御回路１０７に対してＦＰＧＡ１０３のリセット
要求を発行し、更新制御回路１０７は、ＦＰＧＡ１０３
に対しリセット信号１１２を発行する。

【００２７】また、更新制御回路１０７は、リセット信
号１１２の発行と同時に内部のカウンタを始動させ、Ｆ
ＰＧＡ１０３からコンフィグレーション終了信号２１３
を受け取るのまでの時間を計る。

【００２８】計測時間内に、ＦＰＧＡ１０３がコンフィ
グレーションを終了した場合、更新制御回路１０７は、
ＦＰＧＡ１０３からのコンフィグレーション終了信号２
１３を受けて、ローカルＣＰＵ１０６に対してコンフィ
グレーション終了を知らせる割り込み信号２１４を発行
する。ローカルＣＰＵ１０６は、この割り込み信号２１
４を受けて、更新制御回路１０７に対して、リセット直
前にＦＰＧＡ１０３とメインＣＰＵ１０１とを切り離し
たバスコントローラ２０２、およびＦＰＧＡ１０３とロ
ーカルＣＰＵ１０６とを切り離したバスコントローラ２
１０を再び有効にするよう指示する。これにより更新制
御回路１０７は、ＦＰＧＡ１０３とメインＣＰＵ１０１
およびローカル１０６とを再び接続するようバスコント
ローラ２０２，２１０をコントロールする。

【００２９】以上がＦＰＧＡ１０３の再コンフィグレー
ション手順であるが、図１において外部より読み込んで
きたコンフィグレーションデータが、何らかの原因によ
りフラッシュロム１０８に正常に書き込まれないなどし
て、ＦＰＧＡ１０３の再コンフィグレーションに失敗す
る場合も考えられる。本発明は、このような場合におい
ても高い信頼性を提供できるようになっている。ＦＰＧ
Ａの再コンフィグレーションが失敗した場合は、図３の
フローチャートに従い、以下のようになる。

【００３０】図３に示すように、ローカルＣＰＵ１０６
が外部からコンフィグレーションデータを取り込んでフ
ィラッシュＲＯＭ１０８，１０９のいずれかに書き込み
（ステップ３０１）、メインＣＰＵへアテンション信号
を発行し（ステップ３０２）、バスコントローラ２０
２，２１０をコントロールしてバスを接続し（ステップ
３０３）、ＦＰＧＡをリセットする（ステップ３０４）
までは先に説明した手順と全く同じである。

【００３１】外部からステップ３０５において再コンフ
ィグレーションに失敗した時は、ステップ３０７へ分岐
する。

【００３２】図２において、更新制御回路１０７は、リ
セット信号１１２をアサートすると共に内部のカウンタ
を起動することは先に述べたとおりであるが、コンフィ
グレーションに失敗した場合、即ち、更新制御回路１０
７の計測時間内にＦＰＧＡ１０３からコンフィグレーシ
ョン終了信号２１３がアサートされなかった場合、更新
制御回路１０７は、ローカルＣＰＵ１０６に対して先程
のコンフィグレーション終了の割り込み信号２１４とは
別の、コンフィグレーション未終了の割り込み信号２１
５を発行する。

【００３３】ローカルＣＰＵ１０６は、このコンフィグ
レーション未終了の割り込み信号２１５を受けると、更
新制御回路１０７に対して、セレクタ信号が以前のフラ
ッシュロム１０９を選択するように指示を行う（ステッ
プ３０７）。この後、ＦＰＧＡ１０３に対して、再びリ
セット信号１１２を発行するように更新制御回路１０７
を制御する。

【００３４】ＦＰＧＡ１０３は、更新制御回路１０７か
ら再度発行させたリセット信号１１２を受けて更新手続
き前のコンフィグレーションデータが入ったフラッシュ
ロム１０９によってコンフィグレーションされ、最初の
コンフィグレーションをかける以前の機能を取り戻す
（ステップ３０８）。

【００３５】以降の処理は、機能を更新した再コンフィ
グレーション動作と同様に、更新制御回路１０７は、Ｆ
ＰＧＡ１０３からのコンフィグレーション終了信号２１
３を受けて、ローカルＣＰＵ１０６に対してコンフィグ
レーション終了を知らせる割り込み信号２１４を発行す
る。ローカルＣＰＵ１０６は、この割り込み信号２１４
を受けて、更新制御回路１０７に対して、ＦＰＧＡ１０
３とメインＣＰＵ１０１およびローカル１０６とを再び
接続するようバスコントローラ２０２，２１０をコント
ロールする。

【００３６】以上のように新規機能で再起動をかけられ
た、または旧機能で退避されたＦＰＧＡ１０３は、最後
に、メインのＣＰＵ１０１に対して更新完了を知らせる
ために、再びアテンション信号１０２をアサートする。

【００３７】上記の手順によってＦＰＧＡ１０３の機能
更新、拡張のための再コンフィグレーションが終了し、
メインのＣＰＵ１０１とローカルＣＰＵ１０６は、再コ
ンフィグレーション前の状態に復旧し、再びそれぞれの
Ｉ／Ｏに対してトランザクションを発行できるようにな
る。

【００３８】次に、本発明の第２の実施の形態について
説明する。

【００３９】上述した第１の実施の形態では、フラッシ
ュロムのコンフィグレーションパスに複数のフラッシュ
ロムとその制御回路を用意することによって、システム
全体を停止することなく遠隔地よりそのハードウェア構
成を切り替えることができるという効果を得ているが、
図１におけるメインＣＰＵ１０１をフラッシュロム切り
替え、およびＦＰＧＡのハードウェア機能更新の制御に
用ることによっても同様の効果を得ることができる。

【００４０】そのための構成を第２の実施の形態として
図４に示す。図４に示す第２の実施の形態では、ＦＰＧ
Ａ４０５の動作中には、メインＣＰＵ４０１のＩ／Ｏバ
ス４１７とＦＰＧＡ４０５のコンフィグレーションパス
４１６を接続することによって、コンフィグレーション
データを格納するフラッシュロム４０９，４１０をメイ
ンＣＰＵ４０１の配下に置いている。

【００４１】このことにより、メインＣＰＵ４０１は、
通常のＩ／Ｏデバイスに対するアクセスと同様にフラッ
シュロム４０９，４１０に対してアクセスすることがで
きる。この回路構成によるＦＰＧＡ４０５の切り替え、
更新手順は、以下のようになる。

【００４２】先も述べたように、ＦＰＧＡ４０５の動作
中は、メインＣＰＵ４０１は、フラッシュロム４０９，
４１０に対しても通常のＩ／Ｏと同様にアクセスするこ
とができるので、更新したいコンフィグレーションデー
タをネットワークなどに繋がっている他のＩ／Ｏデバイ
ス４０６から入手し、フラッシュロム４１０へと書き込
む。

【００４３】次に、ＦＰＧＡの機能更新実行時には、メ
インＣＰＵ４０１は、更新制御回路４１１に対してフラ
ッシュロム４０９，４１０の選択４０８を指示する。こ
れによって、次回リセット時に、先程Ｉ／Ｏデバイス４
０６から入手し、フラッシュロム４１０に書き込んだコ
ンフィグレーションデータによってコンフィグレーショ
ンされるようになる。

【００４４】次に、メインＣＰＵ４０１は、更新制御回
路４１１に対してＦＰＧＡ４０５のリセットを指示す
る。

【００４５】これを受けて更新制御回路４１１は、図２
の回路構成の動作と同様に、３ステートのバスコントロ
ーラ４０４，４１４に対して、ＦＰＧＡ４０５がバス独
立するようにコントロールする。次に、更新制御回路４
１１は、メインＣＰＵ４０１に対してリセット開始のア
テンション信号４０３を発行し、リセット信号４１３を
ＦＰＧＡ４０５に対して送る。メインＣＰＵ４０１は、
アテンション信号４０３を受けて、ＦＰＧＡ４０５配下
のデバイスに対してのアクセスを一時的に抑制する。

【００４６】その後、更新制御回路４１１は、ＦＰＧＡ
４０５に対しリセット信号４１３を発行する。ＦＰＧＡ
４０５は、コンフィグレーション終了の後、コンフィグ
レーション終了信号４１２を更新制御回路４１１に対し
てアサートする。この信号を受けて、更新制御回路４１
１は、３ステートのバスコントローラ４０４，４１４を
イネーブルにして再びホスト４０２、Ｉ／Ｏバス４１７
を有効にし、かつメインＣＰＵ４０１に対してアテンシ
ョン信号４０３でコンフィグレーション終了を知らせ
る。これによって、ＦＰＧＡ４０５は、コンピュータシ
ステム全体を止めることなく機能更新、変更を行うこと
ができる。

【００４７】また、第２の実施の形態においても、再コ
ンフィグレーション失敗時は、図２における構成と同様
に、更新制御回路４１１内のタイマーとコンフィグレー
ション終了信号４１２を監視することによってフラッシ
ュロムを更新前のロム４０９に切り替えて再リセットを
行うことにより、以前の機能に退避することができる。

【００４８】この第２の実施の形態では、メインＣＰＵ
４０１がＦＰＧＡ４０５の機能更新、変更を管理するこ
とで、一時的にメインＣＰＵ４０１が更新手続きのため
のプロセスに占有されるものの、コンフィグレーション
パス４１６に、第１の実施の形態におけるローカルＣＰ
Ｕ１０６を用意する必要がないので、実装面積の削減や
部材の削減という効果が得られる。

【００４９】なお、上述した第１および第２の実施の形
態では、コンフィグレーションデータを格納するフラッ
シュロムを２個とした場合について説明したが、本発明
は２個に限るものではなく、フラッシュロムを複数個接
続可能である。フラッシュロムを複数個接続した場合に
は、ＦＰＧＡの機能拡張、更新だけでなく世代管理とし
ても利用できる。

【００５０】

【発明の効果】以上説明したように、本発明は、コンピ
ュータシステムが動作している最中に、システムを停止
することなくＦＰＧＡの機能を更新することができるの
で、基幹系コンピュータシステムにおいて、ＦＰＧＡに
接続されているハードウェア構成を柔軟に変更すること
ができる。

【００５１】また、本発明は、Ｉ／ＯブリッジとしてＦ
ＰＧＡを使用しているので、将来新しい規格のＩ／Ｏ装
置が出現した際に、ＦＰＧＡの性能（ハードウェア量、
動作周波数）内であるならば、連続可用性を保ったまま
新しいＩ／Ｏ規格に対応し、周辺装置を接続することが
できる。

【００５２】さらに、本発明は、コンフィグレーション
用のフラッシュロムを複数接続可能であるので、ＦＰＧ
Ａの機能拡張、更新だけでなく世代管理としても利用で
きる。すなわち、ＦＰＧＡが新規データによるコンフィ
グレーションに失敗した場合には、旧バージョンのコン
フィグレーションデータによって復旧することが可能と
なる。

【図面の簡単な説明】

【図１】本発明のコンピュータシステムの第１の実施の
形態を示す回路構成図である。

【図２】本発明の第１の実施の形態の詳細な回路構成図
である。

【図３】本発明の第１の実施の形態の動作を説明するフ
ローチャートである。

【図４】本発明の第２の実施の形態を示す回路構成図で
ある。

【符号の説明】

１０１，４０１メインＣＰＵ１０２，２０１，４０３アテンション信号１０３，４０５ＦＰＧＡ１０４外部ネットワーク１０５，４１６コンフィグレーションパス１０６ローカルＣＰＵ１０７，４１１更新制御回路１０８，１０９，４０９，４１０フラッシュロム１１０，４０２ホストバス１１１，４１７Ｉ／Ｏバス１１２，４１３リセット信号１１３ブリッジ２０２，２１０，４０４，４１４バスコントローラ２０３バス２１３，４１２コンフィグレーション終了信号２１４コンフィグレーション終了割り込み信号２１５コンフィグレーション未終了割り込み信号４０６Ｉ／Ｏデバイス

Claims

【特許請求の範囲】

【請求項１】メインＣＰＵのホストバスとＩ／Ｏバスに
ついてのバスブリッジとして機能するＦＰＧＡと、ＦＰＧＡをコンフィグレーションするコンフィグレーシ
ョンデータを格納する複数のフラッシュロムと、ＦＰＧＡの機能更新を制御する更新制御回路と、ＦＰＧＡのコンフィグレーション終了後に外部からＦＰ
ＧＡの更新コンフィグレーションデータを取り込んで前
記複数のフラッシュロムのいずれかに書き込むローカル
ＣＰＵとを備え、前記更新制御回路により前記メインＣＰＵの前記Ｉ／Ｏ
バスへのアクセスを抑制し、Ｉ／Ｏバスへアクセスが抑
制されている間に、前記フラッシュロムに書き込まれた
前記更新コンフィグレーションデータで前記ＦＰＧＡを
コンフィグレーションしてＦＰＧＡの機能を更新するこ
とを特徴とするコンピュータシステム。
【請求項２】メインＣＰＵのホストバスとＩ／Ｏバスに
ついてのバスブリッジとして機能するＦＰＧＡと、ＦＰＧＡをコンフィグレーションするコンフィグレーシ
ョンデータを格納する複数のフラッシュロムと、ＦＰＧＡの機能更新を制御する更新制御回路とを備え、前記メインＣＰＵが、ＦＰＧＡのコンフィグレーション
終了後に外部からＦＰＧＡの更新コンフィグレーション
データを取り込んで前記複数のフラッシュロムのいずれ
かに書き込み、前記更新制御回路により前記メインＣＰ
Ｕの前記Ｉ／Ｏバスへのアクセスを抑制し、メインＣＰ
Ｕの前記Ｉ／Ｏバスへのアクセスが抑制されている間
に、前記フラッシュロムに書き込まれた前記更新コンフ
ィグレーションデータで前記ＦＰＧＡをコンフィグレー
ションしてＦＰＧＡの機能を更新することを特徴とする
コンピュータシステム。
【請求項３】前記更新コンフィグレーションデータで前
記ＦＰＧＡをコンフィグレーションすることができない
ときは、更新前のコンフィグレーションデータでＦＰＧ
Ａをコンフィグレーションすることを特徴とする請求項
１または２に記載のコンピュータシステム。
【請求項４】メインＣＰＵのホストバスとＩ／Ｏバスに
ついてのバスブリッジとして機能するＦＰＧＡのコンフ
ィグレーション終了後に外部からＦＰＧＡの更新コンフ
ィグレーションデータを取り込み、前記メインＣＰＵの前記Ｉ／Ｏバスへのアクセスを抑制
し、前記Ｉ／Ｏバスへアクセスが抑制されている間に外部か
ら取り込んだ更新コンフィグレーションデータでＦＰＧ
ＡをコンフィグレーションしてＦＰＧＡの機能を更新す
ることを特徴とするＦＰＧＡの機能更新方法。
【請求項５】前記メインＣＰＵまたは前記ＦＰＧＡに接
続されたコンフィグレーションパス上のローカルＣＰＵ
が、前記更新コンフィグレーションデータを外部から取
り込むことを特徴とする請求項４に記載のＦＰＧＡの機
能更新方法。
【請求項６】前記更新コンフィグレーションデータで前
記ＦＰＧＡをコンフィグレーションすることができない
ときは、更新前のコンフィグレーションデータでＦＰＧ
Ａをコンフィグレーションすることを特徴とする請求項
４または５に記載のＦＰＧＡの機能更新方法。