KR100451604B1 - 주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법 - Google Patents

주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법 Download PDF

Info

Publication number
KR100451604B1
KR100451604B1 KR10-2002-0011634A KR20020011634A KR100451604B1 KR 100451604 B1 KR100451604 B1 KR 100451604B1 KR 20020011634 A KR20020011634 A KR 20020011634A KR 100451604 B1 KR100451604 B1 KR 100451604B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
conductive layer
semiconductor device
film
Prior art date
Application number
KR10-2002-0011634A
Other languages
English (en)
Other versions
KR20020073253A (ko
Inventor
엔도테츠오
마수오카후지오
타니가미타쿠지
요코야마타카시
타케우치노보루
Original Assignee
샤프 가부시키가이샤
후지오 마스오카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤, 후지오 마스오카 filed Critical 샤프 가부시키가이샤
Publication of KR20020073253A publication Critical patent/KR20020073253A/ko
Application granted granted Critical
Publication of KR100451604B1 publication Critical patent/KR100451604B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N23/00—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00
    • G01N23/02—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by transmitting the radiation through the material
    • G01N23/04—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by transmitting the radiation through the material and forming images of the material

Landscapes

  • Immunology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Pathology (AREA)
  • Engineering & Computer Science (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Sampling And Sample Adjustment (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

주사전자현미경 시료 제조 방법은 : (a) 원하는 형태로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역을 커버하는 마스크 층을 형성하는 단계; (b) 상기 마스크 층을 이용하여 깊이 방향으로 관찰영역 주위의 주변영역을 감소시키는 단계; (c) 상기 마스크 층을 제거하고 관찰영역 및 주변영역 상에 식각종료층을 형성하는 단계; 및 (d) 관찰영역의 반도체 층 및/또는 도전 층을 상기 감소된 주변영역 상에 놓여 있는 식각종료층의 레벨까지 연마시키는 단계를 포함한다.

Description

주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법{PROCESS OF MANUFACTURING SCANNING ELECTRON MICROSCOPIC SAMPLE AND PROCESS OF ANALYZING SEMICONDUCTOR DEVICE}
본 발명은 주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법에 관한 것이다. 특히, 본 발명은 반도체 장치의 제조 과정 중에 반도체 장치 상의 반도체 기판의 일정 영역을 관찰하기에 적합한 주사전자현미경 시료 제조 방법, 및 반도체 장치 해석 방법에 관한 것이다.
반도체 장치의 형태(프로파일)는 종래, 예컨대 다음의 방법에 의해 해석되었다. 첫째, 반도체 장치가 형성되어 있거나 또는 형성 중인 실리콘 웨이퍼를 약간 쪼개고 그 후에 실리콘 웨이퍼 조각을 실리콘 웨이퍼에서 절단한다. 그 조각을 FIB(집속 이온 빔) 등을 이용하여 연마, 에칭함으로써 해석을 위한 시료를 형성하고 상기 시료의 평면 및 부분을 SEM(주사전자현미경)을 이용하여 해석한다.
그러나, 상기 방법에 따르면, 해석 시료를 제조하기 의한 정합 정확도는 약 ±0.5mm이다. 따라서, 1μm 미만의 정확도로 일정 영역을 해석할 수 있는 시료를 형성하기가 곤란하다.
이 점에서, 일본국 공개 특허 공보 제 1993-187039호에서는 약 ±0.1μm로 개선된 정합 정확도를 가진 전자 현미경 시료의 제조 방법을 제안하고 있다.
상기 방법에 따르면, 반도체 장치가 형성되어 있거나 또는 형성 중인 실리콘 웨이퍼의 일정 영역과 고속 로타리 블레이드를 정합시킨 상태에서, 고성능 현미경을 통해 관찰한다. 그 후, 상기 일정 영역을 포함하는 웨이퍼 부분을 절단하여 상기 고속 로타리 블레이드를 이용하여 작은 표면 부분만이 남게 되도록 처리한다. 그 후, 상기 남아있는 작은 표면 부분을 집속 충전된(focused-charged) 입자 빔 장치를 이용하여 더욱 얇아지게 함으로써 해석 시료를 준비한다. 이 단계에서, 장치의 처리 기간을 단축하고 처리 중의 해석 시료에 대한 손상을 방지하기 위해, 웨이퍼 부분의 처리 폭 및 깊이가 가능한 한 작게 되도록 제한된다.
그러나, 상기 방법은 고성능 현미경을 통한 관찰 중에 절대적인 정합 및 에칭 등의 수동 동작을 포함하고 있기 때문에, 해석 시료 준비를 위한 과정이 긴 시간을 요하는 등의 문제가 여전히 남아 있다.
일반적으로, 반도체 장치의 제조 중에 패터닝을 위해 포토레지스트 기술이 이용되고 있다. 통상적인 포토레지스트 기술에 따르면, 상기 패턴들의 에지들은 의도한 설계의 에지들과 비교할 때 둥글려져 있게 된다. 반도체 장치가 최소화되면, 상기 패턴들의 에지들은 더욱 둥글려진다. 특히, 포토레지스트 기술에 의해 반도체 기판에 홈이 형성되고 상기 홈에 열 산화에 의해 산화막이 형성되는 STI(얕은 트렌치 분리)의 경우에, 상기 홈의 에지들이 둥글려지고 산화막의 성장 속도가 홈의 평면 배향에 따르게 됨으로써, 소자 특성이 크게 영향받게 된다.
상기한 문제점들을 고려하여, 본 발명은 웨이퍼를 쪼개지 않고 일정 영역에 대해 매우 높은 정확도로 주사전자현미경을 이용하여 반도체 장치의 평면 형상을 해석하기 위한 주사전자현미경 시료를 용이하게 제조하는 방법, 및 3차원 형상을 얻도록 상기 평면 형상을 해석하여 상기 해석에 의해 얻어진 데이터를 합성하는 방법을 제공한다.
본 발명에 따르면, (a) 원하는 형태로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역을 커버하는 마스크 층을 형성하는 단계;
(b) 상기 마스크 층을 이용하여 깊이 방향으로 관찰영역 주위의 주변영역을 감소시키는 단계;
(c) 상기 마스크 층을 제거하고 관찰영역 및 주변영역 상에 식각종료층을 형성하는 단계; 및
(d) 관찰영역의 반도체 층 및/또는 도전 층을 상기 감소된 주변영역 상에 놓여 있는 식각종료층의 레벨까지 연마시키는 단계를 포함하는 주사전자현미경 시료 제조 방법이 제공된다.
또한, 본 발명에 따르면, 상기 방법에 의해 얻어진 주사전자현미경 시료에서 반도체 장치의 다수의 평면 형상들이 관찰되고 이와 같이 얻어진 데이터를 합성하여 반도체 장치의 3차원 형상을 해석하는 반도체 장치 해석 방법이 제공된다.
본 발명의 이들 및 다른 목적들은 이하의 상세한 설명으로부터 더 용이하게 실현되어질 것이다. 그러나, 이하의 상세한 설명으로부터 당업자들이 본 발명의 정신과 범위 내에서 여러 가지 변화 및 개조를 할 수 있을 것이기 때문에, 본 발명의 바람직한 실시예들을 포함하는 상세한 설명 및 특정 예들은 단지 예시적으로만 주어진 것이다.
도 1은 본 발명에 따른 주사전자현미경 시료 제조 방법에 이용되는 대상 영역을 한정하는 노광 마스크 패턴의 평면도,
도 2는 도 1에 도시된 노광 마스크 패턴을 이용하여 형성된 레지스트 패턴의 평면도,
도 3 내지 11은 본 발명에 따른 예 1의 주사전자현미경 시료 제조 방법을 나타내는 주요부의 개략적인 단면도들,
도 12는 본 발명에 따른 방법에 의해 제조된 시료의 주요부의 개략적인 평면도,
도 13 내지 21은 본 발명에 따른 예 2의 주사전자현미경 시료 제조 방법을 나타내는 주요부의 개략적인 다른 단면도들, 및
도 22는 본 발명에 따른 방법에 의해 제조된 다른 시료의 주요부의 개략적인 평면도이다.
본 발명의 전자현미경 시료 제조 방법에 따르면, 먼저 단계 (a)에서, 원하는 형상으로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역을 커버하도록 마스크 층이 형성된다.
상기 반도체 층은 반도체 장치에 사용되는, 예컨대 실리콘, 게르마늄 등의 원소 반도체로 된 기판, 또는 GaAs, InGaAs, ZnSe 등의 화합물 반도체로 된 기판 등의 임의의 반도체 기판을 의미한다. 또한, 상기 반도체 층은 기판 상에 형성된, 예컨대 단결정 반도체 막, 다결정 반도체 막 및 아모르퍼스 반도체 막 등의 반도체 막으로 될 수 있다.
상기 도전 막은 : 금, 백금, 은, 구리 및 알루미늄 또는 그의 합금 등의 금속; 티타늄, 탄탈륨 및 텅스텐 등의 고융점 금속; 및 실리사이드 및 고융점 금속들을 가진 폴리사이드로 된, 단일 층의 막 또는 다층 막으로 될 수 있다.
상기 반도체 층 또는 도전 층은 CVD, 스퍼터링, 증착 등의 여러 가지 방법에 의해 형성될 수 있다. 패터닝된 상기 반도체 층 또는 도전 층은 홈이 형성되어 있는 반도체 기판, 기판 상에 형성되어 전극 또는 배선으로 패터닝된 도전 막 또는 반도체 막을 의미한다. 상기 패터닝은 포토리소그라피 및 에칭 등의 알려진 방법에 의해 실행된다. 특히, 홈들이 제공된 반도체 기판을 형성하도록, 폴리실리콘 막, 아모르퍼스 실리콘 막, 실리콘 산화막, 실리콘 질화막 또는 그의 적층 막이 반도체 기판의 전체 표면상에 형성되며 상기 홈들에 대응하는 구멍들이 원하는 형태의 레지스트 패턴을 이용하여 상기 막에 형성된다. 레지스트 패턴이 제거된 후, 반도체 기판은 마스크로서 막을 이용하여 파여지게 된다.
상기 도전 층을 전극으로 패터닝하도록, 원하는 형태의 레지스트 패턴이 기판의 전체 표면상에 형성된 도전 층상에 형성된 후, 상기 도전 층이 마스크로서 레지스트 패턴을 이용하여 에칭된다.
상기 대상 영역의 크기, 형상, 위치 등은 해석될 것 및 얻어질 반도체 장치의 타입과 성능에 따라 적절하게 결정된다. 단일 반도체 장치 또는 단일 웨이퍼 상에 하나 이상의 대상 영역이 형성될 수 있다.
상기 대상 영역을 커버하는 마스크 층은 상기 대상 영역을 보호할 수 있는 한 임의의 재료로 제조될 수 있다. 상기 마스크 층의 예로는 단일 층 또는 다층으로 된 레지스트 막, 실리콘 막, 실리콘 산화막, 실리콘 질화막 등이 있다. 상기 마스크 층은 포토리소그라피 및 에칭, EB 기입 등의 종래 알려진 방법에 의해 형성될 수 있다.
단계 (b)에서, 상기 대상 영역 주위의 주변영역은 깊이 방향으로 감소된다. 이를 위한 방법은 상기 주변영역의 표면의 재료에 따라 적절하게 선택된다. 그의 예로는 플루오르화 수소산, 핫(hot) 인산, 질산, 황산 등을 이용한 습식(wet) 에칭, RIE 등의 건식(dry) 에칭, 및 CMP(화학적 기계적 연마)가 있다. 이들 중, RIE가 바람직하다.
상기 주변영역은 대상 영역 주변의 영역을 의미한다. 그의 크기, 형상 및 위치 등은 대상 영역의 크기 등에 따라 적절하게 선택된다.
상기 주변영역의 감소량은 원하는 형태로 패터닝된 도전 층 또는 반도체 층의 패터닝 깊이(높이)에 따라 적절하게 조정된다. 상기 감소량은 패터닝 깊이 보다 작은 것이 바람직하고 종래 통상적으로 사용되는 방법에 의해 제어된다. 예컨대, RIE에 의한 감소의 경우에, 감소량은 시간에 의해 제어된다.
상기한 바와 같이 다수의 대상 영역들이 정의되면, 다수의 주변영역들이 생성된다. 이 경우에, 다수의 주변영역들은 동일한 량으로 감소되지만, 다른 량들로 감소됨이 바람직하다. 감소량은 특히 한정되지 않지만, 원하는 형태로 패터닝된 도전 층 또는 반도체 층의 3차원 형태를 정확하게 해석하도록 약 10 내지 100nm의 범위 내에서 상기 감소량을 변화시키는 것이 적절하다.
단계 (c)에서, 마스크 층이 제거되고 대상 영역 및 주변영역에 식각종료층이 형성된다. 상기 마스크 층은, 예컨대 산 또는 알칼리를 이용한 박리, 애싱 등의 종래 알려져 있는 방법에 의해 제거될 수 있다.
상기 식각종료층은 대상 영역 주위의 주변영역의 반도체 층 및 도전 층 또는 상기 층들이 형성된 기판 표면을 보호할 수 있다. 적어도, 상기 식각종료층은 원하는 형태로 패터닝된 반도체 층 및 도전 층 보다 작은 에칭 율을 갖는 재료로 형성됨이 바람직하다. 또한, 후술하는 바와 같이 매립 막이 식각종료층상에 형성되는 경우, 상기 매립 막의 평탄부가 식각종료층에 의해 정지됨이 바람직하다. 상기 식각종료층은 원하는 형태로 패터닝된 반도체 층 또는 도전 층의 종류 및 매립된 막의 종류에 따라 선택될 수 있다. 예컨대, 식각종료층으로서 실리콘 질화막이 사용될 수 있다. 식각종료층의 두께는 약 100 내지 1000nm 정도가 적절하다.
상기 식각종료층상에는, 패터닝된 반도체 층 또는 도전 층에 매립될 막이 형성될 수 있다. 또한, 상기 막은 패터닝된 반도체 층 또는 도전 층에 완전 매립되도록 상기 식각종료층의 부분적인 표면과 같은 높이로 되도록 에칭될 수 있다. 상기 막은 실리콘 산화막으로 될 수 있다. 상기 막의 두께는 원하는 형태로 패터닝된 반도체 층 또는 도전 층의 패터닝 깊이에 따라 적절하게 조정된다. 상기 막은 패터닝 깊이에서 식각종료층의 두께를 감하여 얻어진 두께 보다 크거나, 또는 원하는 형태로 패터닝된 반도체 층 또는 도전 층의 패터닝 깊이 보다 큰 두께를 가지도록 형성된다. 특히, 상기 두께는 약 100 내지 1000nm 정도이다.
상기 막은 식각종료층이 부분적으로 노출되도록 평탄하게 매립됨이 바람직하다. 상기 평탄화는 상기한 바와 같이 습식 에칭, 건식 에칭 및 CMP 등의 임의의 방법에 의해 실행된다. 그 방법들 중에, CMP가 바람직하다.
상기 막은 식각종료층상에 형성되어 식각종료층이 부분적으로 노출되도록 평탄하게 매립되며, 상기 부분적으로 노출된 식각종료층은 제거됨이 바람직하다. 상기 제거는 상기한 바와 같이 습식 에칭, 건식 에칭, CMP 등의 임의의 방법에 의해 실행된다.
단계 (d)에서, 대상 영역 상에 놓여 있는 반도체 층 및/또는 도전 층이 연마된다. 상기 반도체 층 및/또는 도전 층은 종전 단계에서 감소된 주변영역과 표면이 같게 되도록 주변영역 상에 놓여 있는 식각종료층의 레벨로 연마된다. 상기 연마는 상기한 평탄화와 같은 방식으로 실행된다.
본 발명의 반도체 장치의 해석 방법에 따르면, 대상 영역에서 연마된 반도체 층 및/또는 도전 층의 평면 형상은 상기와 같이 얻어진 주사전자현미경 시료를 이용하여 해석된다.
상기 해석은 상기 평면 형상을 관찰할 수 있다면 임의의 장치를 이용하여 실행된다. 예컨대, 임계 치수 측정 SEM, TEM 등이 사용될 수 있다.
다수의 대상 영역들이 다른 량들로 형성되어 연마된다면, 즉 상기 대상 영역들이 깊이 방향으로 다른 지점들에까지 연마된다면, 다수의 형태들이 얻어지고 얻어진 데이터가 합성되거나 또는 축적되어, 3차원 형태가 용이하게 해석된다.
또한, 다수의 대상 영역들이 형성되는 경우, 대상 영역들이 반도체 층 및/또는 도전 층의 반복되는 패턴을 가지는 것이 바람직하다.
이하, 본 발명의 주사전자현미경 시료를 제조하는 방법에 대해 예들을 참조하여 상세하게 설명한다.
예 1
도 1에 도시된 바와 같이 소자 분리 영역을 형성하도록 노광 마스크 패턴을 이용하여 트렌치 소자 분리 영역이 형성되는 반도체 장치에서 주사전자현미경 시료를 마련하는 방법에 대한 예가 주어진다.
먼저, 반도체 기판으로서 제공된 p-형 실리콘 기판(100)의 표면에, 약 200 내지 1000nm 두께의 실리콘 질화막(200)이 제 1 마스크 층으로서 퇴적되고 약 50 내지 500nm 두께의 폴리실리콘 막(300)이 제 2 마스크 층으로서 퇴적된다. 그 후, 그 위에 레지스트가 도포된다.
다음에, 도 1에 도시된 바와 같이 원하는 형태를 가진 액티브 영역(11-15)을 형성하도록 노광 마스크 패턴을 이용하여, 도 2 및 3에 도시된 바와 같이 공지의 포토리소그라피에 의해 레지스트를 패터닝하여 레지스트 막(401-405)을 남기도록 에칭한다. 상기 액티브 영역(11-15)을 포함하는 영역은 해석 영역(21)으로서 형성된다(도 1 참조).
그 후, 이와 같이 얻어진 레지스트 막(401-405)을 마스크로서 이용하여, 도 4에 도시된 바와 같이 마스크 층(301-305)(305는 도시 안됨)을 형성하도록 폴리실리콘 막(300)을 RIE 처리한다. 레지스트 막(401-405)이 제거된 후, 마스크 층(201-205)(205는 도시 안됨)을 형성하도록 상기 마스크 층(301-305)을 마스크로서 이용하여 실리콘 질화막(200)을 에칭한다. 또한, 마스크 층(301-305,201-205)을 마스크로서 이용하여 깊이 약 200 내지 4000nm을 가진 홈을 형성하도록 실리콘 기판(100)을 RIE 처리한다. 상기 홈은 소자 분리 영역으로서 작용한다. 따라서, 액티브 영역을 포함하는 실리콘 기판 영역(101-104)이 제공된다.
그 후, 도 5에 도시된 바와 같이 마스크 층(301-305,201-205)이 제거되고 해석 영역을 보호하도록 레지스트 막(501)이 형성된다.
레지스트 막(501)을 마스크로서 이용하여, 해석 영역의 외주 상의 실리콘 기판(100)의 두께를 약 100nm 감소시키도록, 예컨대 RIE를 에칭 시간을 제어하면서 실행함으로써, 도 6에 도시된 바와 같이 실리콘 기판 영역(116,117)을 형성한다. 이 단계에서, 상기 실리콘 기판 영역(116,117)은 약 3nm의 정합 에러를 가진 에칭 깊이를 형성하면서 정확하게 제공된다. 또한, 상기 해석 영역의 실리콘 기판 영역(111-115)(115는 도시 안됨)은 RIE에 대해 레지스트 막(501)에 의해 보호된다.
그 후, 도 7에 도시된 바와 같이, 제 3 마스크 층 및 연마 정지 층으로서 작용하는 약 10 내지 200nm 두께의 실리콘 질화막(600)이 실리콘 기판 영역(111-117)을 포함하는 기판 상에 퇴적된다.
또한, 도 8에 도시된 바와 같이, 약 100 내지 1000nm의 실리콘 산화막(700)이 반도체 기판의 홈을 채우도록 실리콘 질화막(600) 상에 제 4 마스크 층으로서 퇴적된다.
그 후, 실리콘 질화막(600)이 부분적으로 노출되도록 실리콘 산화막(700)을 에치백함으로써, 도 9에 도시된 바와 같이 실리콘 산화막(710)은 반도체 기판의 홈에 매립되고 실리콘 산화막(711)은 해석 영역의 주변영역에 매립된다.
그 후, 상기 실리콘 산화막(710,711)을 마스크로 이용하여, 노출된 실리콘 질화막(600)을, 도 10에 도시된 바와 같이 실리콘 질화막(610,611)을 형성하도록 실리콘 기판 영역(111-117)의 표면이 노출될 때까지 선택적으로 제거한다.
다음에, 도 11에 도시된 바와 같이, 실리콘 기판 영역(111-114), 실리콘 산화막(710,711) 및 실리콘 질화막(610,611)이 도 10에 도시된 점선(B-B')으로 표시된 레벨까지 연마되도록, 예컨대 CMP 처리된다. 이 단계에서, 해석 영역의 반도체 기판의 홈의 측면에 배치되어 제 3 마스크 층 및 연마 정지 층으로서 작용하는 실리콘 질화막(610,611)이 인접한 실리콘 기판 영역(111-114) 및 실리콘 산화막(710,711)과 거의 동일한 연마율로 CMP에 의해 연마된다. 반도체 표면 영역(116,117)상에 형성된 실리콘 질화막(611)이 노출될 때, 상기 연마율은 선택적으로 감소된다. 이 시점에서, 연마가 종료되어, 해석 표면이 각각 제공된 실리콘 기판 영역(121-124)이 형성된다.
그 후, 임계 치수 측정 SEM 등의 관찰 장치를 이용하여 도 12에 도시된 바와 같은 평면 형상이 얻어진다.
또한, 실리콘 기판(100)이 도 1에 도시된 소정 영역의 반복된 패턴을 갖는경우에, 각각의 소정 영역에서의 실리콘 기판 영역(116,117)의 높이를 임의로 조정함에 의해, 깊이 방향으로 연속적인 평면 형상이 얻어지며, 따라서 3차원 데이터가 얻어진다.
따라서, 반도체 장치의 통상의 제조 방법에 의해 홈이 형성되고, 상기 주변영역은 레지스트 막과 해석 영역을 보호하면서 RIE에 의해 원하는 레벨로 감소되며, 그 후 깊이 방향으로 해석 영역 표면을 정확하게 노출시키도록 CMP가 실행된다. 따라서, 반도체 기판에 형성된 소자 분리 영역의 형태가 얻어진다.
예 2
이 예에서는 반도체 기판 상에 형성된 전극의 형태를 관찰하기 위한 주사전자현미경 시료의 제조 방법에 대해 설명한다.
먼저, 반도체 기판으로서 제공된 p-형 실리콘 기판(100)에, 약 200 내지 1000nm 두께의 실리콘 산화막(800)이 제 1 절연막으로서 퇴적되고 약 50 내지 500nm 두께의 폴리실리콘 막(900)이 제 1 도전막으로서 이 순서대로 퇴적된다. 그 후, 그 위에 레지스트가 도포된다.
다음에, 각각 원하는 형태를 가진 전극(도시 안됨)을 형성하도록 노광 마스크 패턴을 이용하여, 도 13에 도시된 바와 같이 공지의 포토리소그라피에 의해 레지스트를 패터닝하여 레지스트 막(401-404)을 남기도록 에칭한다.
이와 같이 얻어진 레지스트 막(401-404)을 마스크로서 이용하여, 도 14에 도시된 바와 같이 전극으로 작용하는 폴리실리콘 막(901-904)을 형성하도록 폴리실리콘 막(900)을 RIE 처리한다. 그 후, 레지스트 막(401-404)이 제거된다.
그 후, 도 15에 도시된 바와 같이 해석 영역을 보호하도록 레지스트 막(501)이 형성된다.
레지스트 막(501)을 마스크로서 이용하여, 해석 영역의 외주 상의 영역의 전극의 두께를 약 100nm 감소시키도록, 예컨대 RIE를 에칭 시간을 제어하면서 실행함으로써, 도 16에 도시된 바와 같이 폴리실리콘 막(911,914)을 형성한다. 이 단계에서, 상기 폴리실리콘 막(911,914)은 약 3nm의 정합 에러를 가진 에칭 깊이를 형성하면서 정확하게 제공된다. 또한, 상기 해석 영역 내의 폴리실리콘 막(911-914)은 RIE에 대해 레지스트 막(501)에 의해 보호된다.
그 후, 도 17에 도시된 바와 같이, 제 3 마스크 층 및 연마 정지 층으로서 작용하는 약 10 내지 200nm 두께의 실리콘 질화막(600)이 폴리실리콘 막(911-914) 및 실리콘 산화막(800)상에 퇴적된다. 또한, 도 18에 도시된 바와 같이, 약 100 내지 1000nm 두께의 실리콘 산화막(700)이 전극들 사이의 오목한 부분들을 채우도록 제 3 마스크 층상에 제 4 마스크 층으로서 퇴적된다.
그 후, 실리콘 질화막(600)이 부분적으로 노출되도록 실리콘 산화막(700)을 에치백함으로써, 도 19에 도시된 바와 같이 실리콘 산화막(710)은 전극들 사이의 오목한 부분들에 매립되고 실리콘 산화막(711)은 해석 영역 주위의 주변영역에 매립된다.
그 후, 상기 실리콘 산화막(710,711)을 마스크로서 이용하여, 노출된 실리콘 질화막(600)을, 도 20에 도시된 바와 같이 실리콘 질화막(610,611)을 형성하기 위해 폴리실리콘 막(911-914)의 표면이 노출되도록 선택적으로 제거한다.
다음에, 도 21에 도시된 바와 같이, 폴리실리콘 막(911-914) 및 실리콘 산화막(710)이 도 20에 도시된 점선(B-B')으로 표시된 레벨까지 연마되도록, 즉 실리콘 질화막(611)의 표면이 노출되도록, 예컨대 CMP 처리된다. 이 단계에서, 해석 영역의 전극의 측면에 배치되어 제 3 마스크 층 및 연마 정지 층으로서 작용하는 실리콘 질화막(610,611)이 인접한 폴리실리콘 막(911-914) 및 실리콘 산화막(710,711)과 거의 동일한 연마율로 CMP에 의해 연마된다. 주변영역의 폴리실리콘 막(911,914)상에 형성되어 기판 표면에 대해 수평 방향으로 놓여 있는 실리콘 질화막(611)이 노출될 때, 상기 연마율은 선택적으로 감소된다. 이 시점에서, 연마가 종료되어, 해석 표면이 각각 제공된 폴리실리콘 막(921-924)이 형성된다.
그 후, 임계 치수 측정 SEM 등의 관찰 장치를 이용하여 도 22에 도시된 바와 같은 평면 형상이 얻어진다.
예 1에서와 동일한 방식으로 폴리실리콘 막(911,914)의 에칭 량을 임의로 조정함에 의해, 3차원 형태가 용이하게 얻어져서 해석된다.
따라서, 반도체 장치의 통상의 제조 방법에 의해 전극이 형성되고, 상기 주변영역의 전극들은 레지스트 막과 해석 영역을 보호하면서 RIE에 의해 감소되며, 그 후 깊이 방향으로 해석 영역 표면을 정확하게 노출시키도록 CMP가 실행된다. 따라서, 반도체 기판 상의 전극 형상이 관찰된다.
본 발명에 따르면, (a) 원하는 형태로 패터닝된 반도체 층 또는 도전 층의 관찰영역을 커버하는 마스크 층을 형성하는 단계; (b) 상기 마스크 층을 이용하여 깊이 방향으로 관찰영역 주위의 주변영역을 감소시키는 단계; (c) 상기 마스크 층을 제거하고 관찰영역 및 주변영역 상에 식각종료층을 형성하는 단계; 및 (d) 관찰영역의 반도체 층 또는 도전 층을 상기 감소된 주변영역 상에 놓여 있는 식각종료층의 레벨까지 연마시키는 단계가 제공된다. 따라서, 절대적인 정합 및 에칭이 실행되는 영역의 평면 형태를 고도로 정확하게 주사전자현미경으로 관찰할 수 있도록 하는 시료가 제공될 수 있다. 상기 시료는 웨이퍼를 쪼갤 필요성을 없애준다. 또한, 상기 시료는 반도체 장치의 최소화된 패턴의 둥글려진 가장자리, 및 게이트 전극, 액티브 영역 및 소자 분리 영역의 평면 형태의 해석을 용이하게 한다.
다수의 해석 영역들이 다수의 영역들에 형성되는 경우, 상기 해석은 동시에 다수의 영역들에서 실행되어, 해석 시간을 단축시킨다.
또한, 해석 영역들의 감소량을 변화시킴으로써, 상기 형태가 임의의 깊이에서 관찰될 수 있다. 이때 얻어진 형상 데이터는 고 정확도로 용이하게 3차원 형태를 얻기 위해 조합된다.
따라서, 상기한 주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법에 따르면, 반도체 장치의 제조에 대한 피드백이 고 정확도로 단기간에 실행되어, 소자 특성을 향상시키고 제조 비용을 절감할 수 있게 된다.

Claims (12)

  1. (a) 원하는 형태로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역을 커버하는 마스크 층을 형성하는 단계;
    (b) 상기 마스크 층을 이용하여 깊이 방향으로 관찰영역 주위의 주변영역을 감소시키는 단계;
    (c) 상기 마스크 층을 제거하고 관찰영역 및 주변영역 상에 식각종료층을 형성하는 단계; 및
    (d) 관찰영역의 반도체 층 및/또는 도전 층을 상기 감소된 주변영역 상에 놓여 있는 식각종료층의 레벨까지 연마시키는 단계를 포함하는 주사전자현미경 시료 제조 방법.
  2. 제 1 항에 있어서, 상기 단계 (b)에서, 주변영역의 감소량은 반도체 층 및/또는 도전 층의 패터닝 깊이 보다 작은 주사전자현미경 시료 제조 방법.
  3. 제 1 항 또는 2 항에 있어서, 상기 단계 (c)에서, 식각종료층상에 막이 형성되고 그의 표면은 상기 막이 패터닝된 반도체 층 및/또는 도전 층 사이에 매립되도록 평탄하게 되는 주사전자현미경 시료 제조 방법.
  4. 제 1 항에 있어서, 원하는 형태로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역 상에 다수의 마스크 층들이 형성되는 주사전자현미경 시료 제조 방법.
  5. 제 4 항에 있어서, 상기 다수의 대상 영역들은 반도체 층 및/또는 도전 층의 반복되는 패턴을 가지는 주사전자현미경 시료 제조 방법.
  6. 제 4 항 또는 5 항에 있어서, 관찰영역 주위의 주변영역들은 상기 다수의 영역들 사이에서 변화되는 감소량만큼 감소되며 관찰영역들 각각에 놓여 있는 반도체 층 및/또는 도전 층은 상기 주변영역의 변화되는 감소량에 대응하는 량으로 연마되는 주사전자현미경 시료 제조 방법.
  7. 청구항 1에 따른 방법에 의해 얻어진 주사전자현미경 시료를 이용하여 반도체 장치의 평면 형상을 관찰하는 반도체 장치 해석 방법.
  8. 청구항 1 또는 3에 따른 방법에 의해 얻어진 주사전자현미경 시료에서 반도체 장치의 다수의 평면 형상들이 관찰되고 이와 같이 얻어진 데이터를 합성하여 반도체 장치의 3차원 형상을 해석하는 반도체 장치 해석 방법.
  9. (a) 원하는 형태로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역을 커버하는 마스크 층을 형성하는 단계;
    (b) 상기 마스크 층을 이용하여 깊이 방향으로 관찰영역 주위의 주변영역을 감소시키는 단계;
    (c) 상기 마스크 층을 제거하고 관찰영역 및 주변영역 상에 식각종료층을 형성하는 단계; 및
    (d) 관찰영역의 반도체 층 및/또는 도전 층을 상기 감소된 주변영역 상에 놓여 있는 식각종료층의 레벨까지 연마시키는 단계; 및
    (e) 단계(a) 내지 (d)에 의해 얻어진 주사전자현미경 시료에서 반도체 장치의 다수의 평면 형상들을 관찰하고 얻어진 데이터를 합성하여 반도체 장치의 3차원 형상을 해석하는 단계를 구비하는 반도체 장치 해석 방법.
  10. 제 9 항에 있어서, 상기 단계 (b)에서, 주변영역의 감소량은 반도체 층 및/또는 도전 층의 패터닝 깊이 보다 작은 것을 특징으로 하는 반도체 장치 해석방법.
  11. 제 9 항에 있어서, 상기 단계 (c)에서, 식각종료층상에 막이 형성되고 그의 표면은 상기 막이 패터닝된 반도체 층 및/또는 도전 층 사이에 매립되도록 평탄하게 되는 것을 특징으로 하는 반도체 장치 해석방법.
  12. 제 9 항에 있어서, 원하는 형태로 패터닝된 반도체 층 및/또는 도전 층의 관찰영역 상에 다수의 마스크 층들이 형성되는 것을 특징으로 하는 반도체 장치 해석방법.
KR10-2002-0011634A 2001-03-14 2002-03-05 주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법 KR100451604B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00072339 2001-03-14
JP2001072339A JP3664987B2 (ja) 2001-03-14 2001-03-14 電子顕微鏡観察用試料の作成方法及び半導体装置の解析方法

Publications (2)

Publication Number Publication Date
KR20020073253A KR20020073253A (ko) 2002-09-23
KR100451604B1 true KR100451604B1 (ko) 2004-10-08

Family

ID=18929932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0011634A KR100451604B1 (ko) 2001-03-14 2002-03-05 주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법

Country Status (5)

Country Link
US (1) US6593231B2 (ko)
EP (1) EP1241705A1 (ko)
JP (1) JP3664987B2 (ko)
KR (1) KR100451604B1 (ko)
TW (1) TW538242B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226205B2 (ja) * 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
EP1271652A3 (en) * 2001-06-22 2004-05-06 Fujio Masuoka A semiconductor memory and its production process
JP3875047B2 (ja) * 2001-06-22 2007-01-31 シャープ株式会社 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置
KR100531018B1 (ko) * 2002-07-11 2005-11-24 금호타이어 주식회사 전기전도성 카본블랙을 함유한 정전기 방지용 타이어트레드용 고무 조성물
KR100438212B1 (ko) * 2002-08-09 2004-07-01 학교법인고려중앙학원 전자현미경을 사용해서 물체의 3차원 공간 데이터를추출하는 방법 및 그 장치
US6927174B2 (en) * 2003-08-12 2005-08-09 Texas Instruments Incorporated Site-specific method for large area uniform thickness plan view transmission electron microscopy sample preparation
US7678704B2 (en) * 2005-12-13 2010-03-16 Infineon Technologies Ag Method of making a contact in a semiconductor device
US7972954B2 (en) * 2006-01-24 2011-07-05 Infineon Technologies Ag Porous silicon dielectric
JP2013012553A (ja) 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
KR101393430B1 (ko) * 2012-05-31 2014-05-12 동명대학교산학협력단 인장 강도 및 피로 물성 측정용 압전 박막 시편 및 그 제조방법
US10373838B2 (en) * 2015-12-08 2019-08-06 Elemental Scientific, Inc. Automatic sampling of hot phosphoric acid for the determination of chemical element concentrations and control of semiconductor processes
CN110940689B (zh) * 2018-09-20 2022-06-21 无锡华润上华科技有限公司 SiC器件样品的制备方法及SiC器件的形貌分析方法
TWI728267B (zh) * 2018-09-25 2021-05-21 聯華電子股份有限公司 半導體製程控制方法
JP7352718B2 (ja) * 2020-02-27 2023-09-28 株式会社日立ハイテク 半導体解析システム
US20230063192A1 (en) * 2020-02-27 2023-03-02 Hitachi High-Tech Corporation Semiconductor Analysis System
US11784059B2 (en) 2020-09-23 2023-10-10 Changxin Memory Technologies, Inc. Method for preparing semiconductor sample with etched pit suitable for microscope observation
CN114252465B (zh) * 2020-09-23 2023-10-17 长鑫存储技术有限公司 用于显微镜的刻蚀凹坑半导体样品的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028780A (en) * 1988-12-01 1991-07-02 Seiko Instruments, Inc. Preparation and observation method of micro-section
JPH1070098A (ja) * 1996-08-28 1998-03-10 Sony Corp 平坦化方法
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4735679A (en) 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
JP2754301B2 (ja) 1992-01-07 1998-05-20 シャープ株式会社 電子顕微鏡観察用試料の作成方法
JPH07249626A (ja) 1994-03-10 1995-09-26 Toshiba Corp 半導体装置の製造方法
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6025244A (en) 1997-12-04 2000-02-15 Fujitsu Limited Self-aligned patterns by chemical-mechanical polishing particularly suited to the formation of MCM capacitors
JPH11251385A (ja) 1998-02-27 1999-09-17 Asahi Chem Ind Co Ltd 半導体装置の解析方法
KR100292820B1 (ko) * 1998-08-17 2001-07-12 윤종용 반도체 장치의 패드 제조 방법
US6159786A (en) 1998-12-14 2000-12-12 Taiwan Semiconductor Manufacturing Company Well-controlled CMP process for DRAM technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028780A (en) * 1988-12-01 1991-07-02 Seiko Instruments, Inc. Preparation and observation method of micro-section
JPH1070098A (ja) * 1996-08-28 1998-03-10 Sony Corp 平坦化方法
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing

Also Published As

Publication number Publication date
JP3664987B2 (ja) 2005-06-29
US20020137350A1 (en) 2002-09-26
US6593231B2 (en) 2003-07-15
KR20020073253A (ko) 2002-09-23
EP1241705A1 (en) 2002-09-18
JP2002270658A (ja) 2002-09-20
TW538242B (en) 2003-06-21

Similar Documents

Publication Publication Date Title
KR100451604B1 (ko) 주사전자현미경 시료 제조 방법 및 반도체 장치 해석 방법
US6049137A (en) Readable alignment mark structure formed using enhanced chemical mechanical polishing
US8334184B2 (en) Polish to remove topography in sacrificial gate layer prior to gate patterning
US5627110A (en) Method for eliminating window mask process in the fabrication of a semiconductor wafer when chemical-mechanical polish planarization is used
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US7320927B2 (en) In situ hardmask pullback using an in situ plasma resist trim process
KR100521707B1 (ko) 금속 게이트 상보성 금속 산화물 반도체 및 그 제조 방법
JP3923733B2 (ja) 透過型電子顕微鏡の試料作製方法
US5068207A (en) Method for producing a planar surface in integrated circuit manufacturing
EP0219100A2 (en) Method of forming a fine pattern
US8647949B2 (en) Structure and method of fabricating a transistor having a trench gate
EP1347509A2 (en) Method to improve sti nano gap fill and moat nitride pull back
KR100427153B1 (ko) 반도체 장치의 제조 방법
CN114792583B (zh) 超导装置
KR20000006136A (ko) 반도체디바이스및그제조방법
US5640038A (en) Integrated circuit structure with self-planarized layers
US5933704A (en) Method to reveal the architecture of multilayer interconnectors in integrated circuits
US20230187355A1 (en) Method to Produce Buried Nb Lines Surrounded by Ti
KR100228765B1 (ko) 셀 어퍼처 마스크 제조방법
US20230317772A1 (en) Selective etching of silicon layers in a semiconductor device
US6355384B1 (en) Mask, its method of formation, and a semiconductor device made thereby
JPH01184852A (ja) スペーサでマスクされたｖｌｓｉプロセス
US20050089777A1 (en) Method to pattern small features by using a re-flowable hard mask
KR100278646B1 (ko) 반도체 장치의 두께 모니터용 패턴 형성방법
JP2740292B2 (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120905

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130828

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150911

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee