KR100436770B1 - Method of forming a metal line in semiconductor device - Google Patents
Method of forming a metal line in semiconductor deviceInfo
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Abstract
본 발명은 반도체 소자의 메탈라인 형성 방법에 관한 것으로, 듀얼 다마신 구조의 메탈라인에서, 비아 홀을 형성한 다음 비아 홀 측벽에 무기 반사 방지막을 증착하고, 비아 홀 바닥이 트렌치 식각시 제거되는 것을 방지하기 위해 I-Line 레지스트를 도포하거나, 유기 BARC를 도포하여 비아 홀을 매립하여 트랜치 식각 및 레지스트 스트립 후 비아홀 측벽의 무기 반사 방지막을 선택적으로 습식각 함으로써 듀얼 다마신 패턴의 열화를 방지할 수 있고, 소자의 속도를 개선할 수 있는 반도체 소자의 메탈라인 형성 방법을 제공한다.The present invention relates to a method for forming a metal line of a semiconductor device, in the metal line of the dual damascene structure, forming a via hole, and then depositing an inorganic antireflection film on the sidewall of the via hole, and removing the bottom of the via hole during trench etching. To prevent the deterioration of the dual damascene pattern by applying I-Line resist or by applying organic BARC to fill the via hole and selectively wet etching the inorganic anti-reflection film on the sidewall of the via hole after trench etching and resist strip. In addition, the present invention provides a method of forming a metal line of a semiconductor device capable of improving the speed of the device.
Description
본 발명은 반도체 소자의 메탈라인 형성 방법에 관한 것으로, 특히 반도체 소자의 제조시 배선 형성 방법중 듀얼 다마신 패턴 형성에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal line of a semiconductor device, and more particularly, to the formation of a dual damascene pattern in a method for forming a wiring in manufacturing a semiconductor device.
CMOS 로직 디바이스(Logic Device)의 속도를 향상시키기 위해 주로 게이트의 길이(Gate Length)를 감소 시켜 게이트 딜레이 타임(Gate Delay Time)을 줄이는 것에 의존하여 왔다. 하지만 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아 홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.In order to improve the speed of CMOS logic devices, we have relied mainly on reducing the gate delay time by reducing the gate length. However, as the device is integrated, the resistance end delay (RC) of the back end of the line (BEOL) determines the device speed. In order to reduce the RC delay, a low-resistance copper (Cu) is used as a metal, and a dielectric material is used to form a via hole and a metal wiring at the same time using a low-k dielectric material. Use the Dual Damascene method.
일반적으로 비아 홀을 먼저 형성하는 듀얼 다마신 방법을 많이 사용하는 이 방법을 도면과 함께 설명하기로 하겠다.In general, this method using a lot of dual damascene method to form the via hole first will be described with the drawings.
도 1a내지 도 1d는 종래의 기술에 따른 듀얼 다마신 패턴 형성방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a dual damascene pattern according to the related art.
도 1a를 참조하면, 하지층(10) 상부에 구리의 확산을 방지하기 위한 배리어층(12; SiC)과 하지층(10)과 금속 배선간의 절연을 위한 저유전율의층간절연막(14; SiOC)을 증착한다. 다음으로, 감광막을 이용한 포토리소그라피 공정을 실시하여 비아 홀 형성을 위한 비아 홀 마스크 패턴(16)을 형성한다.Referring to FIG. 1A, a barrier layer 12 (SiC) for preventing the diffusion of copper on the base layer 10 and a low dielectric constant interlayer insulating film 14 (SiOC) for insulation between the base layer 10 and metal wirings Deposit. Next, a photolithography process using a photosensitive film is performed to form a via hole mask pattern 16 for forming via holes.
도 1b를 참조하면, 비아 홀 마스크 패턴(16)을 이용한 식각공정을 실시하여 비아 홀(18)을 형성한다. 이때 층간절연막(14)과 배리어층(12)간의 식각선택비를 높게 하여 층간절연막(14)은 제거되고 배리어층(12)은 잔류하도록 한다.Referring to FIG. 1B, the via hole 18 is formed by performing an etching process using the via hole mask pattern 16. At this time, the etch selectivity between the interlayer insulating film 14 and the barrier layer 12 is increased so that the interlayer insulating film 14 is removed and the barrier layer 12 remains.
도 1c를 참조하면, 상기의 비아 홀 마스크 패턴(16)을 제거한 다음 노출된 배리어층(12) 및 비아 홀(18)을 식각으로부터 보호하기 위해 하부 유기 반사방지막(20)(Organic Bottom ARC; Organic BARC)을 비아 홀(18) 내부에 매립한다. 감광막을 이용한 포토리소그라피 공정을 실시하여 듀얼 다마신 패턴을 형성하기 위한 트렌치(Trench) 마스크 패턴(22)을 형성한다.Referring to FIG. 1C, the bottom organic anti-reflective film 20 may be removed to remove the via hole mask pattern 16 and then protect the exposed barrier layer 12 and the via hole 18 from etching. BARC) is embedded in the via hole 18. A photolithography process using a photoresist film is performed to form a trench mask pattern 22 for forming a dual damascene pattern.
도 1d를 참조하면, 트렌치 마스크 패턴(22)을 이용한 식각공정을 실시하여 층간절연막(14)의 일부를 제거함으로써 듀얼 다마신 패턴(24)을 형성한다.Referring to FIG. 1D, the dual damascene pattern 24 is formed by performing an etching process using the trench mask pattern 22 to remove a portion of the interlayer insulating layer 14.
상술한 바와 같은 종래의 듀얼 다마신 패턴을 형성하기 위한 방법의 문제점들을 살펴보면, 패턴 밀도(즉, 비아 홀의 사이즈 및 비아 홀이 차지하는 공간)에 따라 비하 홀 내부에 채워지는 하부 유기 반사 방지막의 두께 차가 나타나게 된다. 이로써 비아 홀의 깎이는 면에 차이가 발생하게 된다. 즉, 비아 홀 사이즈가 크거나, 비아 홀이 차지하는 공간이 작을수록 비아 홀 내부를 매립하는 유기 BARC가 적게 채워져 비아의 깎이는 면이 크게 나타나게 된다. 이와 반대로 비아 홀 내부를 매립하는 유기 BARC가 너무 많이 채워지게 되면, 트렌치 식각시 발생되는 CO, SiFx, SiOFx 및 불소를 첨가한 탄화수소(Fluorinated Hydrocarbon)등과 유기 BARC가 결합하여 강력한 측벽 울타리(Sidewall Fence)를 형성하여 스트립(Strip)시 제거가 되지 않는 현상이 발생한다. 또한 비아 홀내부의 유기 BARC 플러그 층이 높은 경우 트렌치 식각시 유기 BARC 플러그 주위에 식각률이 상대적으로 증가하여 트렌치 하부 및 비아 홀 상부에 테라스가 형성되어 듀얼 다마신 패턴의 형상이 나빠지게 된다. 상술한 바와 같은 문제점을 해결하기 위해 종래에 유기 BARC를 두껍게 코팅(Coating)하여 비아 홀을 완전히 매립하는 방법을 사용하기도 하지만, 이는 베리어층 상부에 유기 BARC의 두께가 패턴에 따라 다르기 때문에 이로 인해 후속 트렌치 식각시 두꺼운 유기 BARC의 제거가 큰 문제점으로 작용하게 된다.Looking at the problems of the conventional method for forming a dual damascene pattern as described above, according to the pattern density (ie, the size of the via hole and the space occupied by the via hole), the difference in the thickness of the lower organic anti-reflective film to be filled in the inside of the bore hole Will appear. This causes a difference in the cutting surface of the via hole. That is, the larger the via hole size or the smaller the space occupied by the via hole, the less organic BARC filling the via hole is filled, so that the cut surface of the via becomes larger. On the contrary, if too much organic BARC is filled in the via hole, CO, SiFx, SiOFx and fluorinated hydrocarbons and organic BARC are combined to form a strong sidewall fence. Forming a phenomenon occurs that is not removed during the strip (Strip). In addition, when the organic BARC plug layer in the via hole is high, the etching rate is increased around the organic BARC plug during the trench etching, and a terrace is formed at the bottom of the trench and the via hole, thereby deteriorating the shape of the dual damascene pattern. In order to solve the problems described above, the conventional method is to coat the organic BARC thickly to completely fill the via hole, but this is because the thickness of the organic BARC on the barrier layer depends on the pattern. The removal of thick organic BARC is a major problem in trench etching.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비아 홀을 형성한 다음 비아 홀 측벽에 무기 반사 방지막을 증착하고, 비아 홀 바닥이 트렌치 식각시 제거되는 것을 방지하기 위해 I-Line 레지스트를 도포하거나, 유기 BARC를 도포하여 비아 홀을 매립하여 트랜치 식각 및 레지스트 스트립 후 비아홀 측벽의 무기 반사 방지막을 선택적으로 습식각 함으로써 듀얼 다마신 패턴의 열화를 방지할 수 있고, 소자의 속도를 개선할 수 있는 반도체 소자의 메탈라인 형성 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention forms an via hole and then deposits an inorganic antireflection film on the sidewall of the via hole, and applies an I-Line resist to prevent the bottom of the via hole from being removed during the trench etching. The semiconductor device can prevent the deterioration of the dual damascene pattern by selectively wet etching the inorganic anti-reflection film on the sidewalls of the via hole after the trench etching and the resist strip by filling an organic BARC to fill the via hole. Its purpose is to provide a method for forming a metal line.
도 1a내지 도 1d는 종래의 기술에 따른 듀얼 다마신 패턴 형성방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a dual damascene pattern according to the related art.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 듀얼 다마신 패턴의 메탈 라인 형성 방법을 설명하기 위한 단면도들이다.2A to 2H are cross-sectional views illustrating a metal line forming method of a dual damascene pattern according to a first embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 듀얼 다마신 패턴의 메탈 라인 형성 방법을 설명하기 위한 단면도들이다.3A to 3C are cross-sectional views illustrating a metal line forming method of a dual damascene pattern according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 110 : 하지층 12, 112 : 배리어층10, 110: base layer 12, 112: barrier layer
14, 114 : 층간 절연막 16, 22, 130, 142 : 감광막 패턴14, 114: interlayer insulating film 16, 22, 130, 142: photosensitive film pattern
18, 118 : 비아 홀 20, 140 : BARC18, 118: Via Hole 20, 140: BARC
24 : 듀얼 다마신 패턴 111 : 하부 메탈라인24: dual damascene pattern 111: lower metal line
116 : 산화막 120 : 무기 반사 방지막116: oxide film 120: inorganic antireflection film
122 : I-라인 레지스트 132 : 트렌치122: I-line resist 132: trench
상기의 기술적 과제를 달성하기 위한 본 발명은 반도체 구조물 상에 베리어막, 층간절연막 및 산화막을 순차적으로 형성하는 단계와, 상기 산화막 및 상기 층간절연막을 식각하여 소정 영역의 상기 베리어막을 개방하는 비아 홀을 형성하는 단계와, 상기 비아 홀 측벽을 포함한 전체 구조 상부에 무기 반사 방지막을 형성하는 단계와, 상기 비아 홀 패턴의 보호와 상기 비아 홀 하부의 상기 베리어막을 보호하기 위한 유기막을 도포하여 상기 비아 홀의 일부를 매립하는 단계와, 듀얼다마신 패턴을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하는 상기 유기막, 상기 무기 반사 방지막, 상기 산화막 및 상기 층간절연막의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 비아홀 내에 잔류하는 무기 반사 방지막 및 상기 유기막을 제거하는 단계와, 상기 비아 홀 하부의 노출된 상기 베리어막을 제거하는 단계 및 상기 비아홀 및 상기 트렌치를 메탈을 이용하여 매립한 후 평탄화하여 상부 메탈라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈라인 형성 방법을 제공한다.According to an aspect of the present invention, a barrier layer, an interlayer dielectric layer, and an oxide layer are sequentially formed on a semiconductor structure, and the via hole is formed by etching the oxide layer and the interlayer dielectric layer to open the barrier layer in a predetermined region. Forming an inorganic anti-reflection film over the entire structure including the sidewalls of the via holes, applying an organic film for protecting the via hole pattern and protecting the barrier film under the via hole. Forming a photoresist pattern defining a dual damascene pattern; and etching a portion of the organic layer, the inorganic antireflection layer, the oxide layer, and the interlayer insulating layer using the photoresist pattern as an etch mask. Forming a trench to prevent inorganic reflection remaining in the via hole. Removing the film and the organic layer, removing the exposed barrier film under the via hole, and filling the via hole and the trench with a metal to planarize to form an upper metal line. A metal line forming method of a semiconductor device is provided.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 듀얼 다마신 패턴의 메탈 라인 형성 방법을 설명하기 위한 단면도들이다.2A to 2H are cross-sectional views illustrating a metal line forming method of a dual damascene pattern according to a first embodiment of the present invention.
도 2a를 참조하면, 하부 메탈 라인(111)이 형성된 반도체 구조물(110) 상부에 구리로 구성된 하부 메탈 라인(111)의 확산을 막기 위한 베리어막(112), 저유전율의 층간절연막(114) 및 층간절연막(114)을 보호하기 위한 산화막(116)을 형성한다. 구체적으로, 하부 메탈 라인(111) 상부에 구리의 확산을 방지하고 나이트라이드(Si3N4)에 비해 유전상수가 낮은 베리어막(112; SiC)을 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)방법을 이용하여 500 내지 1000Å의 두께로 증착한 다음 비아 홀과 상부 메탈 라인을 형성하기 위한 저 유전율의 층간절연막(114)을 PE-CVD 또는 회전도포 및 큐어링(Curing)방법에 의해 6000 내지 8000Å의 두께로 증착한다. 다음으로, 층간절연막(114)이 대기 및 수분에 의해 열화되는 것을 방지하기 위해 산화막(116)을 PE-CVD방법을 이용하여 500 내지 1000Å의 두께로 형성한다.Referring to FIG. 2A, the barrier layer 112 for preventing diffusion of the lower metal line 111 made of copper on the semiconductor structure 110 on which the lower metal line 111 is formed, the interlayer insulating layer 114 having a low dielectric constant, and An oxide film 116 is formed to protect the interlayer insulating film 114. Specifically, PE-CVD (Plasma Enhanced Chemical Vapor Deposition) method is used to prevent the diffusion of copper on the lower metal line 111 and the barrier layer 112 (SiC) having a lower dielectric constant than that of nitride (Si 3 N 4 ). Using a low dielectric constant interlayer insulating film 114 to form via holes and upper metal lines by PE-CVD or rotational coating and curing method. Deposit to thickness. Next, in order to prevent the interlayer insulating film 114 from being degraded by air and moisture, the oxide film 116 is formed to a thickness of 500 to 1000 kW using the PE-CVD method.
상기 산화막(116) 상부에 감광막(도시되지 않음)을 도포한 후 비아 마스크를 이용한 사진 식각공정을 실시하여 제 1 감광막 패턴(도시되지 않음)을 형성한다. 상기 제 1 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 산화막(116)과 층간절연막(114)을 제거함으로써 비아 홀(118)을 형성한다.After the photoresist (not shown) is coated on the oxide layer 116, a photolithography process using a via mask is performed to form a first photoresist pattern (not shown). The via hole 118 is formed by performing an etching process using the first photoresist pattern as an etching mask to remove the oxide layer 116 and the interlayer insulating layer 114.
도 2b를 참조하면, 비아 홀(118)이 형성된 전체 구조 상부에 무기 반사 방지막(120)을 형성한다. 구체적으로, SiH4, N2와 N2O 가스를 이용한 PE-CVD 방법으로 옥시나이트라이드(Oxynitride; SiON)를 비아 홀(118)의 폭과 종횡비를 고려하여 300 내지 500Å의 두께로 증착하여 비아 홀(118) 측벽의 저유전율의 층간절연막(114)을 보호한다.Referring to FIG. 2B, an inorganic anti-reflection film 120 is formed on the entire structure in which the via hole 118 is formed. Specifically, via a PE-CVD method using SiH 4 , N 2 and N 2 O gas, oxynitride (SiON) is deposited to a thickness of 300 to 500 Å in consideration of the width and aspect ratio of the via hole 118. The low dielectric constant interlayer insulating film 114 on the sidewall of the hole 118 is protected.
다음으로, 트렌치 식각시 비아 홀(118)의 형상이 변화되는 것과 비아 홀(118) 하부의 베리어막(112)이 제거되는 것을 방지하기 위하여 I-라인 레지스트 및 유기 BARC를 도포하여 듀얼다마신 패턴의 메탈라인을 형성하는 방법을 설명하겠다. 상술한 무기 반사 방지막과 유기 반사 방지막은 마스크 공정 진행시 패턴형성을 용이하게 하기 위해 사용하는 물질로써, '무기 반사 방지막'은 옥시나이트라이드와 같은 물질을 PE-CVD방법을 이용하여 증착함으로서 형성된 막을 지칭하고, '유기 반사 방지막'은 레지스트와 유사한 유기물질을 회전도포 방법을 이용하여 증착한 막을 지칭한다. 본 발명에서는 무기 반사 방지막을 PE-CVD방법을 이용하여 비아홀 측벽에 형성하고, 유기 반사 방지막(즉, 유기 BARC)은 회전 도포방법을 이용하여 비아홀 내부를 채우는 역할을 한다. 또한 I-라인 레지스트는 노광파장이 365㎚로 게이트 길이가 0.35㎛이상의 공정에서 사용되는 레지스트를 지칭하는 것으로, 현재 0.25㎛이하 공정에서 사용하는 딥 UV용 레지스트에 비해 식각 선택비가 높고 베이크(Bake) 적용으로 불화클립톤 광원용 레지스트의 현상에 대해 선택비를 가지는 특징이 있는 레지스트이다.Next, in order to prevent the shape of the via hole 118 from changing during the trench etching and the barrier layer 112 under the via hole 118 being removed, an I-line resist and an organic BARC are applied to form a dual damascene pattern. I will explain how to form a metal line. The inorganic antireflection film and the organic antireflection film described above are used to facilitate pattern formation during the mask process. The 'inorganic antireflection film' refers to a film formed by depositing a material such as oxynitride using a PE-CVD method. The term 'organic antireflection film' refers to a film in which an organic material similar to a resist is deposited using a rotation coating method. In the present invention, an inorganic antireflection film is formed on the sidewall of the via hole by using a PE-CVD method, and the organic antireflection film (that is, the organic BARC) serves to fill the via hole by using a rotation coating method. In addition, I-line resist refers to a resist used in a process having an exposure wavelength of 365 nm and a gate length of 0.35 μm or more, and has a higher etching selectivity and baking than a deep UV resist currently used in a process of 0.25 μm or less. The resist is characterized by having a selectivity with respect to the development of a resist for a clip fluoride light source.
제 1 실시예로써, I-라인 레지스트를 도포하여 비아 홀의 형상 및 비아 홀 하부의 베리어막을 보호한다.In a first embodiment, an I-line resist is applied to protect the shape of the via hole and the barrier film under the via hole.
도 2c를 참조하면, 무기 반사방지막(120)이 형성된 전체 구조상부에 I-라인 레지스트(122)를 비아 홀(118)이 매립되도록 증착한다. 즉, 회전 도포 방식을 이용하여 비아 홀(118) 내부를 충분히 채울 수 있도록 I-라인 레지스트(122)를 5000 내지 8000Å의 두께로 증착한다. 다음으로, 트렌치 식각을 위한 감광막 패턴 형성시수행되는 노광과 현상공정에서 I-라인 레지스트(122)가 현상되는 것을 방지하기 위하여 소프트 베이킹(Soft Bake)을 실시한다. 이때 소프트 베이킹의 온도는 I-라인 레지스트(122)의 PAC(Photo Active Compound)가 파괴되는 온도인 180 내지 220℃로 진행한다.Referring to FIG. 2C, an I-line resist 122 is deposited to fill the via hole 118 on the entire structure on which the inorganic antireflection film 120 is formed. That is, the I-line resist 122 is deposited to a thickness of 5000 to 8000 kPa so as to sufficiently fill the inside of the via hole 118 using a rotation coating method. Next, soft baking is performed to prevent the I-line resist 122 from being developed in the exposure and development processes performed during the formation of the photoresist pattern for trench etching. In this case, the temperature of the soft baking is 180 to 220 ° C., which is a temperature at which the PAC (Photo Active Compound) of the I-line resist 122 is destroyed.
도 2d를 참조하면, 에치백(Etchback) 공정을 실시하여 무기 반사 방지막(120) 상부의 I-라인 레지스트(122)를 완전히 제거하고, 무기 반사 방지막(120)으로 측벽이 보호된 비아 홀(118) 내의 I-라인 레지스트(122)의 높이가 비아 홀 전체 높이의 50 내지 100%로 비아 홀(118) 밀도와 관계없이 일정하게 유지하도록 한다. 이때 I-라인 레지스트(122)와 무기 반사 방지막(120)에 대한 높은 식각 선택비를 갖도록 에치백 공정을 실시한다. 구체적으로 무기 반사 방지막(120)은 식각되지 않고 I-라인 레지스트(122)만이 식각되도록 한다. 이를 위해 1E10 내지 1E11/㎤의 미디엄 이온 덴시티(Medium Ion Density)를 갖는 장비를 이용하여 30 내지 50mT의 압력, 1000 내지 1500와트의 소스 파워(Source Power)와 100 내지 300와트의 바이어스 파워(Bias Power)하에서, 50 내지 100sccm의 O2가스와 200 내지 400sccm의 N2가스를 주입하여 에치백 공정을 실시한다.Referring to FIG. 2D, an etchback process is performed to completely remove the I-line resist 122 on the inorganic antireflection film 120, and the via hole 118 in which the sidewall is protected by the inorganic antireflection film 120. The height of the I-line resist 122 in Fig. 9 is maintained at 50 to 100% of the total height of the via hole, regardless of the via hole 118 density. At this time, an etch back process is performed to have a high etching selectivity with respect to the I-line resist 122 and the inorganic anti-reflection film 120. In detail, the inorganic anti-reflection film 120 is not etched, and only the I-line resist 122 is etched. To this end, a device having a medium ion density of 1E10 to 1E11 / cm 3 is used for a pressure of 30 to 50 mT, a source power of 1000 to 1500 watts, and a bias power of 100 to 300 watts. Under Power), an etchback process is performed by injecting 50 to 100 sccm of O 2 gas and 200 to 400 sccm of N 2 gas.
에치백 공정을 실시한 다음 전체 구조 상부에 감광막을 도포한 후 트렌치 형성을 위한 마스크를 이용한 사진 식각공정을 실시하여 제 2 감광막 패턴(130)을 형성한다. 이때 감광막으로는 딥 UV(Deep Ultraviolet)용 레지스트를 사용한다.After performing the etch back process, the photoresist is coated on the entire structure, and then the second photoresist pattern 130 is formed by performing a photolithography process using a mask for forming a trench. In this case, a resist for deep UV (Deep Ultraviolet) is used as the photosensitive film.
도 2e를 참조하면, 제 2 감광막 패턴(130)을 식각마스크로 하는 식각공정을실시하여 무기 반사 방지막(120), 산화막(116) 및 층간절연막(114)의 일부를 제거하여 트렌치(132)를 형성한다. 이때 비아 홀(118) 내부에 위치한 I-라인 레지스트(122)의 일부가 제거된다. 트렌치(132)의 깊이는 상부 메탈 라인의 깊이와 동일하게 형성한다. 구체적으로, 무기 반사 방지막(120)을 제거하기 위하여 1E10 내지 1E11/㎤의 미디엄 이온 덴시티를 갖는 장비를 이용하여 50 내지 70mT의 압력, 1000 내지 1500와트의 소스 파워와 300 내지 500와트의 바이어스 파워 하에서, 20 내지 30sccm의 CHF3가스, 20 내지 30sccm의 O2가스와 400 내지 600sccm의 Ar 가스를 주입하여 산화막(116)과 무기 반사 방지막(120)의 식각선택비가 1 : 2인 식각을 실시한다.Referring to FIG. 2E, the trench 132 is formed by removing the inorganic antireflection film 120, the oxide film 116, and the interlayer insulating film 114 by performing an etching process using the second photoresist pattern 130 as an etching mask. Form. At this time, a portion of the I-line resist 122 located inside the via hole 118 is removed. The depth of the trench 132 is formed equal to the depth of the upper metal line. Specifically, in order to remove the inorganic anti-reflection film 120, using a device having a medium ion density of 1E10 to 1E11 / cm 3, a pressure of 50 to 70 mT, a source power of 1000 to 1500 watts and a bias power of 300 to 500 watts 20 to 30 sccm of CHF 3 gas, 20 to 30 sccm of O 2 gas and 400 to 600 sccm of Ar gas are implanted to perform etching with an etching selectivity of 1: 2 between the oxide film 116 and the inorganic antireflection film 120. .
다음으로, C/F율이 높은 C4F8및 C5F8과 같은 가스를 사용하여 폴리머(Polymer)를 다량 발생하게 하거나, 하부 기판의 온도를 20 내지 40℃의 높은 온도에서 식각을 실시하여 하부에 적층되는 폴리머 구조를 카본(Carbon)성분이 많이 함유된 폴리머구조(CFx)로 변화시키거나, 수소(Hydrogen)가 함유된 CH2F2가스를 첨가하여 플라즈마에 의해 발생된 프리 플로어린(Free Fluorine)을 제거하는 수소의 특성을 이용하여 폴리머의 발생을 유리하게 하는 방법을 이용하여 무기 반사 방지막(120)의 식각량을 최소화하고, 층간절연막(114)에 미치는 영향을 최소화하는 조건으로 산화막(116)을 제거한다. 구체적으로, 30 내지 50mT의 압력, 1800 내지 2000와트의 소스 파워와 1500 내지 1700와트의 바이어스 파워하에서, 15 내지 20sccm의 C4F8또는 C5F8가스, 2 내지 3sccm의 CH2F2가스, 10 내지 20sccm의 O2가스와 400 내지 600sccm의 Ar 가스를 주입하여 산화막(116)을 식각한다.Next, a large amount of polymer is generated using gases such as C 4 F 8 and C 5 F 8 having a high C / F ratio, or the lower substrate is etched at a high temperature of 20 to 40 ° C. To change the polymer structure stacked on the lower side to a carbon-containing polymer structure (CFx), or by adding a CH 2 F 2 gas containing hydrogen (Hydrogen) free layer generated by plasma By minimizing the amount of etching of the inorganic anti-reflection film 120 and minimizing the effect on the interlayer insulating film 114 using a method of favoring the generation of polymer by using the property of hydrogen to remove (free fluorine). The oxide film 116 is removed. Specifically, under a pressure of 30 to 50 mT, a source power of 1800 to 2000 watts and a bias power of 1500 to 1700 watts, 15 to 20 sccm of C 4 F 8 or C 5 F 8 gas, 2 to 3 sccm of CH 2 F 2 gas , The oxide film 116 is etched by injecting 10 to 20 sccm of O 2 gas and 400 to 600 sccm of Ar gas.
다음으로, 층간절연막(114)을 제거하기 위해 C/F율이 높은 C4F8및 C5F8과 같은 가스를 사용하여 폴리머를 다량 발생하게 하거나, 하부 기판의 온도를 20 내지 40℃의 높은 온도에서 식각을 실시하여 하부에 적층되는 폴리머 구조를 카본성분이 많이 함유된 폴리머구조(CFx)로 변화시킨다. 또한, 층간절연막(114)은 낮은 유전물질인 SiOC를 이용하여 형성되어 있다. SiOC는 실리콘(Silicon)과 산소(Oxygen)로 구성된 케이지(Gage)구조에 카본(Carbon)이 다량 도핑(Doping)되어 있다. 따라서, 층간절연막(114) 식각시 C4F8또는 C5F8을 과다하게 적용할 경우 산소에 비해 물질 자체에 카본이 다량 함유되어 있어서 식각 정지가 발생하게 될 수 있다. 이를 방지하기 위하여 가스의 유량을 조절하고, 저유전율의 층간절연막(114)에 한 손상을 최소화하기 위해 N2가스를 적용한다. 상술한 원인에 의해 층간절연막(114)의 일부를 식각하기 위한 구체적인 식각 조건은 다음과 같다. 50 내지 80mT의 압력, 1200 내지 1500와트의 소스 파워와 1500 내지 1800와트의 바이어스 파워 하에서, 3 내지 8sccm의 C4F8또는 C5F8가스, 100 내지 200sccm의 N2가스와 400 내지 800sccm의 Ar 가스를 주입하여 식각을 실시한다. 이때 층간절연막(114)은 비아 홀(118) 내부에 매립되어 있는 I-라인 레지스트(122)와 동일한 높이 까지 식각한다.Next, in order to remove the interlayer insulating film 114, a large amount of polymer is generated using a gas such as C 4 F 8 and C 5 F 8 having a high C / F ratio, or the temperature of the lower substrate is increased to 20 to 40 ° C. Etching is performed at a high temperature to change the polymer structure stacked below to a polymer structure containing a large amount of carbon (CFx). In addition, the interlayer insulating film 114 is formed using SiOC, which is a low dielectric material. SiOC has a large amount of carbon doped in a cage structure composed of silicon and oxygen. Therefore, when C 4 F 8 or C 5 F 8 is excessively applied when the interlayer insulating layer 114 is etched, a large amount of carbon may be contained in the material itself compared to oxygen, thereby causing etch stop. In order to prevent this, the flow rate of the gas is controlled, and N 2 gas is applied to minimize damage to the interlayer insulating film 114 having a low dielectric constant. Specific etching conditions for etching a part of the interlayer insulating film 114 due to the above-described causes are as follows. Under a pressure of 50 to 80 mT, source power of 1200 to 1500 watts and bias power of 1500 to 1800 watts, 3 to 8 sccm of C 4 F 8 or C 5 F 8 gas, 100 to 200 sccm of N 2 gas and 400 to 800 sccm Etching is performed by injecting Ar gas. In this case, the interlayer insulating layer 114 is etched to the same height as the I-line resist 122 embedded in the via hole 118.
상술한바와 같이 제 2 감광막 패턴(130)을 식각마스크로 하고, 무기 반사 방지막(120)과 산화막(116) 또는 무기 반사 방지막(120) 과 층간절연막(114)간의 식각 선택비를 높게 하는 식각공정을 실시하여 무기 반사 방지막(120), 산화막(116)및 층간절연막(114)의 일부를 순차적으로 제거함으로써, 비아 홀(118) 상부에 트렌치(132)를 형성하게 된다. 이때 비아 홀(118) 측벽에 위치한 무기 반사 방지막(120)은 제거되지 않고 돌출된 형상으로 잔류해 있게 된다.As described above, the etching process is performed by using the second photoresist layer pattern 130 as an etching mask and increasing the etching selectivity between the inorganic antireflection film 120 and the oxide film 116 or the inorganic antireflection film 120 and the interlayer insulating film 114. By sequentially removing portions of the inorganic antireflection film 120, the oxide film 116, and the interlayer insulating film 114, the trench 132 is formed on the via hole 118. In this case, the inorganic anti-reflection film 120 positioned on the sidewall of the via hole 118 is not removed and remains in a protruding shape.
도 2f를 참조하면, 제 2 감광막 패턴(130) 및 비아 홀(118) 내부 매립되어 있는 I-라인 레지스트(122)를 제거한다. 상기의 레지스트 스트립 조건은 저유전 물질로 구성된 층간절연막(114)의 손상을 최소화하기 위해 낮은 압력을 사용하여 산소 라디칼(Radical)의 잔류 시간을 작게 하고, N2가스를 첨가하여 상부 메탈이 형성될 트렌치 측벽을 부동화 한다. 구체적으로, O2/N2의 화학작용을 이용한 희석된 산화(Diluted Oxidation) 방법을 이용하거나, N2/H2의 화학작용을 이용한 희석된 변형(Diluted Reduction) 방법을 이용하여, 10 내지 20mT의 압력, 1000 내지 1500와트의 소스 파워와 100 내지 300와트의 바이어스 파워하에서, 50 내지 100sccm의 O2또는 H2가스, 200 내지 300sccm의 N2가스를 주입하여 스트립을 실시한다.Referring to FIG. 2F, the I-line resist 122 embedded in the second photoresist layer pattern 130 and the via hole 118 is removed. In order to minimize damage of the interlayer dielectric layer 114 made of a low dielectric material, the resist strip condition may reduce the residence time of oxygen radicals using a low pressure, and may form an upper metal by adding N 2 gas. Passivate trench sidewalls. Specifically, using a diluted oxidation method using a chemical reaction of O 2 / N 2 or a diluted reduction method using a chemical reaction of N 2 / H 2 , 10 to 20mT At a pressure of 1000 to 1500 watts and a bias power of 100 to 300 watts, 50 to 100 sccm of O 2 or H 2 gas and 200 to 300 sccm of N 2 are injected into the strip.
도 2g를 참조하면, 비아 홀(118) 측벽을 보호하고 있던 무기 반사 방지막(120)을 제거한다. 즉, H3PO4와 H2O의 비율이 80 : 20 내지 90 : 10 %인 H3PO4수용액을 이용한 습식식각을 실시하여 무기 반사 방지막(120)을 선택적으로 제거한다. 구체적으로, 150 내지 200℃의 높은 온도의 H3PO4용액에 H2O의 함량이 증가하면 옥시나이트라이드의 식각속도를 증가시키고, 실리콘 다이 옥사이드(Silicon Dioxide) 및 SiOC의 식각속도를 감소시킨다. 이는, 높은 온도의 인산(PhosphoricAcid)수용액 내에서 실리콘 다이옥사이드는 Si-O-Si 밴딩 에너지가 커서 쉽게 가수 분해 되지 않는 반면, 수용액 내의 H2O는 나이트라이드(Nitride)를 쉽게 가수분해 하여 Si(OH)2+NH3를 형성하며, NH3(PO3)2형태의 NH3은 용액 내에 잔류하게 된다.Referring to FIG. 2G, the inorganic anti-reflection film 120 protecting the sidewall of the via hole 118 is removed. That is, the inorganic anti-reflection film 120 is selectively removed by performing wet etching using an H 3 PO 4 aqueous solution in which the ratio of H 3 PO 4 and H 2 O is 80:20 to 90: 10%. Specifically, increasing the H 2 O content in a high temperature H 3 PO 4 solution of 150 to 200 ℃ increases the etching rate of oxynitride, and decreases the etching rate of silicon dioxide and SiOC . This is because silicon dioxide in aqueous solution of high temperature Phosphoric Acid is not easily hydrolyzed due to its Si-O-Si banding energy, whereas H 2 O in aqueous solution easily hydrolyzes nitride (Si (OH) ) to form a 2 + NH 3, NH 3 ( PO 3) 2 in the form of NH 3 is to remain in the solution.
도 2h를 참조하면, 하부 매탈 라인(111)과 연결하기 위하여 비아 홀(118) 하부의 베리어막(112)을 플라즈마 방법을 이용하여 제거한다. 구체적으로, 베리어막(112) 식각시 산화막(116)이 완전히 제거되는 것을 방지하기 위해 베리어막(112)과 산화막(116) 또는 베리어막(112)과 층간절연막간(114)의 높은 식각 선택비를 갖는 식각공정을 실시한다. 또한, 30 내지 50mT의 압력, 1000 내지 1500와트의 소스 파워와 100 내지 300와트의 바이어스 파워하에서, 20 내지 30sccm의 CHF3가스, 20 내지 30sccm의 O2가스 또는 400 내지 600sccm의 Ar 가스를 주입한 상태에서 식각을 실시하되 층간 절연막(114)의 데미지를 최소화하는 조건에서 실시한다. 다음으로, 전체 구조 상부에 구리를 이용하여 비아 홀(118)과 트렌치(132)를 매립함으로써, 듀얼다마신 구조의 메탈 배선(미도시)을 형성한다.Referring to FIG. 2H, the barrier layer 112 under the via hole 118 is removed using the plasma method to connect to the lower metal line 111. Specifically, in order to prevent the oxide layer 116 from being completely removed when the barrier layer 112 is etched, a high etching selectivity between the barrier layer 112 and the oxide layer 116 or the barrier layer 112 and the interlayer insulating layer 114 is observed. Perform an etching process having a. In addition, under a pressure of 30 to 50 mT, a source power of 1000 to 1500 watts and a bias power of 100 to 300 watts, 20 to 30 sccm of CHF 3 gas, 20 to 30 sccm of O 2 gas or 400 to 600 sccm of Ar gas were injected. Etching is performed in a state where the etching of the interlayer insulating layer 114 is minimized. Next, the via holes 118 and the trenches 132 are buried in the upper portion of the entire structure to form metal wirings (not shown) having a dual damascene structure.
제 2 실시예로써, 비아 홀 하부가 트렌치 식각시 제거되는 것을 방지하기위해 유동성이 우수한 유기 BARC를 도포하여 비아 홀 하부의 베리어막을 보호한다.As a second embodiment, the barrier film under the via hole is protected by applying an organic BARC having excellent fluidity to prevent the lower portion of the via hole from being removed during the trench etching.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 듀얼 다마신 패턴의 메탈 라인 형성 방법을 설명하기 위한 단면도들이다.3A to 3C are cross-sectional views illustrating a metal line forming method of a dual damascene pattern according to a second embodiment of the present invention.
도 3a를 참조하면, 상술한 제 1 실시예의 도 2a 및 도 2b에서와 같은 공정을 실시하여 비아 홀(118)을 형성하고 비아 홀(118) 측벽에 무기 반사 방지막(120)을증착한 다음 전체 구조 상부에 유동성이 우수한 유기 BARC(140)를 회전 도포 방식으로 도포하여 비아 홀(118)의 일부를 매립한다. 이때 유기 BARC(140)는 비아 홀(118) 높이의 50% 정도 되도록 500 내지 1000Å 두께로 도포한다.Referring to FIG. 3A, the via hole 118 is formed by the same process as in FIGS. 2A and 2B of the first embodiment described above, and the inorganic antireflection film 120 is deposited on the sidewalls of the via hole 118, and then the entire process is performed. An organic BARC 140 having excellent fluidity is applied to the upper portion of the structure by a rotary coating method to fill a portion of the via hole 118. At this time, the organic BARC 140 is applied to a thickness of 500 to 1000 mm so that about 50% of the height of the via hole 118.
도 3b를 참조하면, 유기 BARC(140)가 도포된 전체 구조 상부에 감광막을 도포한 후 트렌치 형성을 위한 마스크를 이용한 사진 식각공정을 실시하여 제 3 감광막 패턴(142)을 형성한다. 이때 감광막으로는 딥 UV용 레지스트를 사용한다.Referring to FIG. 3B, after the photoresist film is coated on the entire structure to which the organic BARC 140 is applied, a third photoresist pattern 142 is formed by performing a photolithography process using a mask for forming a trench. At this time, a deep UV resist is used as a photosensitive film.
도 3c를 참조하면, 제 3 감광막 패턴(142)을 식각마스크로 하는 식각공정을 실시하여 유기 BARC(140), 무기 반사 방지막(120), 산화막(116) 및 층간절연막(114)의 일부를 제거하여 트렌치(132)를 형성한다. 구체적으로, 유기 BARC(140)를 식각하기 위해서 10 내지 20mT의 압력, 1000 내지 1500와트의 소스 파워와 100 내지 300와트의 바이어스 파워하에서, 20 내지 40sccm의 O2가스, 60 내지 80sccm의 O2가스를 주입한 상태에서 식각을 실시한다.Referring to FIG. 3C, an etching process using the third photoresist layer pattern 142 as an etch mask is performed to remove portions of the organic BARC 140, the inorganic antireflection layer 120, the oxide layer 116, and the interlayer insulating layer 114. To form the trench 132. Specifically, 10 to a pressure of 20mT, 1000 to 1500 under a bias power of the source power and the 100 to 300 watt-watt, 20 and O 2 gas of 40sccm, 60 to O 2 gas of 80sccm to etching the organic BARC (140) Etch in the state of injection.
다음으로, 무기 반사 방지막(120)을 제거하기 위하여 1E10 내지 1E11/㎤의 미디엄 이온 덴시티를 갖는 장비를 이용하여 50 내지 70mT의 압력, 1000 내지 1500와트의 소스 파워와 300 내지 500와트의 바이어스 파워하에서, 20 내지 30sccm의 CHF3가스, 20 내지 30sccm의 O2가스와 400 내지 600sccm의 Ar 가스를 주입하여 산화막(116)과 무기 반사 방지막(120)의 식각선택비가 1 : 2인 식각을 실시한다.Next, in order to remove the inorganic anti-reflection film 120, using a device having a medium ion density of 1E10 to 1E11 / cm 3, a pressure of 50 to 70 mT, a source power of 1000 to 1500 watts, and a bias power of 300 to 500 watts 20 to 30 sccm of CHF 3 gas, 20 to 30 sccm of O 2 gas and 400 to 600 sccm of Ar gas are implanted to perform etching with an etching selectivity of 1: 2 between the oxide film 116 and the inorganic antireflection film 120. .
다음으로, C/F율이 높은 C4F8및 C5F8과 같은 가스를 사용하여 폴리머(Polymer)를 다량 발생하게 하거나, 하부 기판의 온도를 20 내지 40℃의 높은 온도에서 식각을 실시하여 하부에 적층되는 폴리머 구조를 카본(Carbon)성분이 많이 함유된 폴리머구조(CFx)로 변화시키거나, 수소(Hydrogen)가 함유된 CH2F2가스를 첨가하여 플라즈마에 의해 발생된 프리 플로어린(Free Fluorine)을 제거하는 수소의 특성을 이용하여 폴리머의 발생을 유리하게 하는 방법을 이용하여 무기 반사 방지막(120)의 식각량을 최소화하고, 층간절연막(114)에 미치는 영향을 최소화하는 조건으로 산화막(116)을 제거한다.Next, a large amount of polymer is generated using gases such as C 4 F 8 and C 5 F 8 having a high C / F ratio, or the lower substrate is etched at a high temperature of 20 to 40 ° C. To change the polymer structure stacked on the lower side to a carbon-containing polymer structure (CFx), or by adding a CH 2 F 2 gas containing hydrogen (Hydrogen) free layer generated by plasma By minimizing the amount of etching of the inorganic anti-reflection film 120 and minimizing the effect on the interlayer insulating film 114 using a method of favoring the generation of polymer by using the property of hydrogen to remove (free fluorine). The oxide film 116 is removed.
다음으로, 층간절연막(114)을 제거하기 위해 C/F율이 높은 C4F8및 C5F8과 같은 가스를 사용하여 폴리머를 다량 발생하게 하거나, 하부 기판의 온도를 20 내지 40℃의 높은 온도에서 식각을 실시하여 하부에 적층되는 폴리머 구조를 카본성분이 많이 함유된 폴리머구조(CFx)로 변화시킨다. 또한, 층간절연막(114)은 낮은 유전물질인 SiOC를 이용하여 형성되어 있다. SiOC는 실리콘(Silicon)과 산소(Oxygen)로 구성된 케이지(Gage)구조에 카본(Carbon)이 다량 도핑(Doping)되어 있다. 따라서, 층간절연막(114) 식각시 C4F8또는 C5F8을 과다하게 적용할 경우 산소에 비해 물질 자체에 카본이 다량 함유되어 있어서 식각 정지가 발생하게 될 수 있다. 이를 방지하기 위하여 가스의 유량을 조절하고, 저유전율의 층간절연막(114)에 한 손상을 최소화하기 위해 N2가스를 적용한다. 상술한 원인에 의해 층간절연막(114)의 일부를 식각하기 위한 구체적인 식각 조건은 다음과 같다. 50 내지 80mT의 압력, 1200 내지 1500와트의 소스 파워와 1500 내지 1800와트의 바이어스 파워하에서, 3 내지8sccm의 C4F8또는 C5F8가스, 100 내지 200sccm의 N2가스와 400 내지 800sccm의 Ar 가스를 주입하여 식각을 실시한다. 이때 층간절연막(114)은 비아 홀(118) 내부에 매립되어 있는 I-라인 레지스트(122)와 동일한 높이까지 식각한다.Next, in order to remove the interlayer insulating film 114, a large amount of polymer is generated using a gas such as C 4 F 8 and C 5 F 8 having a high C / F ratio, or the temperature of the lower substrate is increased to 20 to 40 ° C. Etching is performed at a high temperature to change the polymer structure stacked below to a polymer structure containing a large amount of carbon (CFx). In addition, the interlayer insulating film 114 is formed using SiOC, which is a low dielectric material. SiOC has a large amount of carbon doped in a cage structure composed of silicon and oxygen. Therefore, when C 4 F 8 or C 5 F 8 is excessively applied when the interlayer insulating layer 114 is etched, a large amount of carbon may be contained in the material itself compared to oxygen, thereby causing etch stop. In order to prevent this, the flow rate of the gas is controlled, and N 2 gas is applied to minimize damage to the interlayer insulating film 114 having a low dielectric constant. Specific etching conditions for etching a part of the interlayer insulating film 114 due to the above-described causes are as follows. 3 to 8 sccm of C 4 F 8 or C 5 F 8 gas, 100 to 200 sccm of N 2 gas and 400 to 800 sccm under pressure of 50 to 80 mT, source power of 1200 to 1500 watts and bias power of 1500 to 1800 watts Etching is performed by injecting Ar gas. In this case, the interlayer insulating layer 114 is etched to the same height as the I-line resist 122 embedded in the via hole 118.
상술한바와 같이 제 3 감광막 패턴(142)을 식각마스크로 하고, 무기 반사 방지막(120)과 산화막(116) 또는 무기 반사 방지막(120) 과 층간절연막(114)간의 식각 선택비를 높게 하는 식각공정을 실시하여 유기 BARC(140), 무기 반사 방지막(120), 산화막(116) 및 층간절연막(114)의 일부를 순차적으로 제거함으로써, 비아 홀(118) 상부에 트렌치(132)를 형성하게 된다. 이때 비아 홀(118) 측벽에 위치한 무기 반사 방지막(120)은 제거되지 않고 돌출된 형상으로 잔류해 있게 된다.As described above, the etching process is performed by using the third photoresist layer pattern 142 as an etching mask and increasing the etching selectivity between the inorganic antireflection film 120 and the oxide film 116 or the inorganic antireflection film 120 and the interlayer insulating film 114. By sequentially removing portions of the organic BARC 140, the inorganic antireflection film 120, the oxide film 116, and the interlayer insulating film 114, the trench 132 is formed on the via hole 118. In this case, the inorganic anti-reflection film 120 positioned on the sidewall of the via hole 118 is not removed and remains in a protruding shape.
그리고, 제 3 감광막 패턴(142), 비아 홀(118) 내부에 잔류하는 유기 BARC(140), 비아 홀(118) 측벽에 잔류하는 무기 반사 방지막(120)의 제거와 비아 홀(118) 하부의 베리어막(112)의 제거는 제 1 실시예와 동일한 공정으로 수행됨으로 생략하기로 한다.Then, the third photoresist layer pattern 142, the organic BARC 140 remaining in the via hole 118, the inorganic antireflection film 120 remaining on the sidewall of the via hole 118, and the lower portion of the via hole 118 are removed. Removal of the barrier film 112 is omitted because it is performed in the same process as the first embodiment.
상술한 바와 같이, 본 발명은 비아 홀 측벽에 무기 반사 방지막을 형성함으로써 비아 홀 패턴 밀도에 따른 비아 홀 형상이 열화되는 현상을 방지 할 수 있고, 트렌치형성을 위한 식각시 층간절연막이 손상되는 현상을 방지할 수 있으며, 이를 통해 커패시턴스를 개선할 수 있으며, 트렌치 형성을 위한 감광막 패턴 형성을 용이하게 할 수 있다.As described above, the present invention can prevent the degradation of the via hole shape according to the via hole pattern density by forming an inorganic antireflection film on the sidewalls of the via holes, and prevent the interlayer insulating film from being damaged during etching for trench formation. It is possible to prevent, through which the capacitance can be improved, it is possible to facilitate the formation of the photoresist pattern for forming the trench.
또한, 비아 홀의 밀도 차에 의한 비아 홀 패싱(Via Faceting), 측벽 팬스(Sidewall Fence) 및 테라스(Terrace) 현상으로 인한 형상 열화를 방지함으로써, 현저하게 커패시턴스를 개선할 수 있으며, 이로 인해 소자의 속도를 향상할 수 있다.In addition, by preventing the shape deterioration due to via hole faceting, sidewall fence and terrace phenomenon caused by the difference in density of the via holes, the capacitance can be remarkably improved, thereby increasing the device speed. Can improve.
또한, 비아 홀 내부를 I-라인 포토레지스트 및 유기 BARC를 이용하여 매립함으로써, 후속 식각공정에 의한 비아 홀 패턴이 변형되는 것과 비아 홀 하부의 베리어 층이 식각되는 것을 방지할 수 있다.In addition, by filling the via hole with I-line photoresist and organic BARC, it is possible to prevent the via hole pattern from being deformed by the subsequent etching process and the barrier layer under the via hole from being etched.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010009209A (en) * | 1999-07-08 | 2001-02-05 | 윤종용 | metal interconnection of semiconductor device and method for fabricating the same |
| KR20010058563A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming pattern of semiconductor memory device by using dual damascene |
| KR20010059540A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming metal line of semiconductor device |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010009209A (en) * | 1999-07-08 | 2001-02-05 | 윤종용 | metal interconnection of semiconductor device and method for fabricating the same |
| US6399483B1 (en) * | 1999-08-12 | 2002-06-04 | Taiwan Semiconductor Manufacturing Company | Method for improving faceting effect in dual damascene process |
| KR20010058563A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming pattern of semiconductor memory device by using dual damascene |
| KR20010059540A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming metal line of semiconductor device |
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