JP5391594B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法に係り、特に、低誘電率材料の層間絶縁膜に埋め込まれた配線層をデュアルダマシン法により形成する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a wiring layer embedded in an interlayer insulating film of a low dielectric constant material is formed by a dual damascene method.
半導体装置における配線層の形成プロセスとして、層間絶縁膜に溝パターンやホールパターンを形成した後、この溝やホールに配線材料を埋め込む、いわゆるダマシンプロセスと呼ばれる手法が利用されるようになっている。ダマシンプロセスには、ビアホールと配線トレンチとを別々に埋め込むシングルダマシン法と、ビアホールと配線トレンチとを同時に埋め込むデュアルダマシン法とがある。 As a process for forming a wiring layer in a semiconductor device, a so-called damascene process is used in which a groove pattern or a hole pattern is formed in an interlayer insulating film and then a wiring material is embedded in the groove or hole. The damascene process includes a single damascene method in which via holes and wiring trenches are separately buried, and a dual damascene method in which via holes and wiring trenches are buried at the same time.
近時、半導体装置の高速化の要求に伴い、配線層が埋め込まれる層間絶縁膜として低誘電率膜(low−k膜)が用いられるようになっている。
しかしながら、層間絶縁膜の低誘電率化が進行するにつれて、層間絶縁膜のエッチングレートが上昇し、ビアホール底のバリア膜に対する層間絶縁膜のエッチング選択比がエッチングガス系によらず上昇している。この結果、設計通りの深さで配線トレンチを層間絶縁膜に形成することが困難となったり、ビア底でオープン不良が発生したりすることがあった。 However, as the dielectric constant of the interlayer insulating film progresses, the etching rate of the interlayer insulating film increases, and the etching selectivity of the interlayer insulating film to the barrier film at the bottom of the via hole increases regardless of the etching gas system. As a result, it may be difficult to form the wiring trench in the interlayer insulating film at the designed depth, or an open defect may occur at the via bottom.
本発明の目的は、デュアルダマシン法により低誘電率膜に埋め込まれた配線層を形成する場合において、オープン不良の発生を伴うことなく、設計通りの配線層を形成し得る半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device manufacturing method capable of forming a wiring layer as designed without causing an open defect when forming a wiring layer embedded in a low dielectric constant film by a dual damascene method. It is to provide.
実施形態の一観点によれば、基板上に、バリア膜と、絶縁膜と、第1のマスクと、前記第1のマスクとはエッチング特性の異なる第2のマスクとを順次形成する工程と、前記絶縁膜、前記第1のマスク及び前記第2のマスクを除去することにより、前記絶縁膜にビアホールを形成する工程と、前記ビアホールを含む配線トレンチ形成領域の前記第2のマスクを除去する工程と、前記第2のマスクをマスクとして前記第1のマスクをエッチングすることにより、前記配線トレンチ形成領域の前記第1のマスクを除去する工程とを有し、前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、前記第1のマスクをエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を部分的に除去する半導体装置の製造方法が提供される。 According to one aspect of the embodiment, a step of sequentially forming a barrier film, an insulating film, a first mask, and a second mask having different etching characteristics from the first mask on a substrate; Removing the insulating film, the first mask, and the second mask to form a via hole in the insulating film; and removing the second mask in the wiring trench formation region including the via hole. And removing the first mask in the wiring trench formation region by etching the first mask using the second mask as a mask, and the step of removing the first mask in the wiring trench formation region. In the step of removing the mask, the barrier at the bottom of the via hole is etched by etching the first mask and the barrier film at the bottom of the via hole. The method of manufacturing a semiconductor device is partially removed is provided.
開示の半導体装置の製造方法によれば、第2のマスクをマスクとして第1のマスクをエッチングする際に、ビアホール底のバリア膜を部分的に除去するので、その後の配線トレンチを形成するためのエッチング工程において、設計通りの深さで配線トレンチを形成するとともに、ビアホール底のバリア膜を除去することができる。したがって、オープン不良の発生を伴うことなく、設計通りの配線層を形成することができる。 According to the disclosed method for manufacturing a semiconductor device, when the first mask is etched using the second mask as a mask, the barrier film at the bottom of the via hole is partially removed, so that a subsequent wiring trench is formed. In the etching process, the wiring trench can be formed at the designed depth, and the barrier film at the bottom of the via hole can be removed. Therefore, a wiring layer as designed can be formed without causing an open defect.
これまでに、デュアルダマシン法による配線形成方法として、2層構造のハードマスクを用いた配線形成方法が提案されている。提案されているデュアルダマシン法による配線形成方法について図16乃至図19を用いて説明する。図16乃至図19は、提案されている2層構造のハードマスクを用いたデュアルダマシン法による配線形成方法を示す工程断面図である。 So far, a wiring formation method using a hard mask having a two-layer structure has been proposed as a wiring formation method by the dual damascene method. A proposed wiring formation method by the dual damascene method will be described with reference to FIGS. 16 to 19 are process sectional views showing a wiring forming method by a dual damascene method using a proposed two-layer structure hard mask.
まず、配線層102が埋め込まれた層間絶縁膜100上に、例えばCVD法等により、バリア膜104と、低誘電率膜106と、第1のハードマスク108と、第2のハードマスク110とを順次形成する(図16(a))。
First, the
次いで、第2のハードマスク110上に、反射防止膜としてBARC膜112を形成する。
Next, a BARC
次いで、フォトリソグラフィにより、BARC膜112上に、ビアホール形成領域を露出するフォトレジスト膜114を形成する(図16(b))。
Next, a
次いで、フォトレジスト膜114をマスクとし、バリア膜104をストッパとして、第2のハードマスク110、第1のハードマスク108及び低誘電率膜106をドライエッチングする。これにより、第2のハードマスク110、第1のハードマスク108及び低誘電率膜106に、ビアホール116を形成する。
Next, the second
次いで、例えばアッシングにより、フォトレジスト膜114及びBARC膜112を除去する(図16(c))。
Next, the
次いで、全面にフォトレジスト等の樹脂材料を塗布して硬化させた後、この樹脂材料をエッチバックする。これにより、ビアホール116内に樹脂材料の埋め込み材118を充填し、表面を平坦化する。
Next, after a resin material such as a photoresist is applied and cured on the entire surface, the resin material is etched back. Thereby, the
次いで、埋め込み材118が埋め込まれた第2のハードマスク110上に、反射防止膜としてBARC膜120を形成する。
Next, a BARC
次いで、BARC膜120上に、フォトリソグラフィにより、配線トレンチ形成領域を露出するフォトレジスト膜122を形成する(図17(a))。
Next, a
次いで、フォトレジスト膜122をマスクとしてBARC膜120及び第2のハードマスク110をドライエッチングする。これにより、第2のハードマスク110に、配線トレンチ形成領域を露出する開口部110aを形成する(図17(b))。
Next, the BARC
次いで、例えばアッシングにより、フォトレジスト膜122、BARC膜120及び埋め込み材118を除去する(図17(c))。
Next, the
次いで、開口部110aが形成された第2のハードマスク110をマスクとして第1のハードマスク108をドライエッチングする。これにより、第1のハードマスク108に、配線トレンチ形成領域を露出する開口部108aを形成する(図18(a))。
Next, the first
次いで、開口部108aが形成された第1のハードマスク108をマスクとして低誘電率膜106をドライエッチングする。これにより、低誘電率膜106に、ビアホール116に接続され、所定の深さを有する配線トレンチ124を形成する(図18(b))。なお、第1のハードマスク108上の第2のハードマスク110は、このエッチング過程で除去される。
Next, the low dielectric
次いで、ドライエッチングによりビアホール116底のバリア膜104を除去する。これにより、ビアホール116を配線層102上まで開口する(図18(c))。
Next, the
次いで、ウェット洗浄後、例えばスパッタ法によりバリアメタル及びCuシードを堆積し、Cuメッキを行う。これにより、ビアホール116及び配線トレンチ124をバリアメタル126及びCu膜128により埋め込む(図19(a))。
Next, after wet cleaning, a barrier metal and a Cu seed are deposited by sputtering, for example, and Cu plating is performed. Thereby, the
次いで、Cu膜128、バリアメタル126、第1のハードマスク108及び低誘電率膜106の上部をCMP法により研磨し、Cu膜128及びバリアメタル126をビアホール116内及び配線トレンチ124内に選択的に残存させる。これにより、ビアホール116内及び配線トレンチ124内に、バリアメタル126及びCu膜128を有し、配線層102に接続された配線層130を形成する(図19(b))。
Next, the upper portions of the
次いで、配線層130が埋め込まれた低誘電率膜106上に、キャップ膜132を形成する(図19(c))。
Next, a
こうして、デュアルダマシン法により、低誘電率膜106に埋め込まれた配線層130が形成される。
Thus, the
層間絶縁膜の低誘電率化は、一般的に、そのエッチングレートの上昇を伴う。すなわち、配線層130が埋め込まれる低誘電率膜106のエッチングレートは比較的速く、エッチングガス系によらず、バリア膜104に対する低誘電率膜106のエッチング選択比が比較的高くなっている。このため、ドライエッチングによりビアホール116底のバリア膜104をエッチングする際に、低誘電率膜106までもがエッチングされてしまうことになる。この結果、ビアホール116底のバリア膜104を完全にエッチング除去しようとすると、配線トレンチ124が設計通りの深さ以上に過剰に掘り込まれることになる。
In general, lowering the dielectric constant of an interlayer insulating film is accompanied by an increase in the etching rate. That is, the etching rate of the low dielectric
他方、低誘電率膜106に形成される配線トレンチ124の深さを設計通りに維持しようとすると、バリア膜104を完全に除去することができない。この結果、ビアホール116底で配線層130とその下層の配線層102との電気的接続を確保することができずにオープン不良が発生することになる。
On the other hand, if the depth of the
ここで、層間絶縁膜として低誘電率膜を用いた場合における配線トレンチの過剰な掘り込み及びオープン不良の発生について図20及び図21を用いて説明する。 Here, the excessive digging of wiring trenches and the occurrence of open defects when a low dielectric constant film is used as an interlayer insulating film will be described with reference to FIGS. 20 and 21. FIG.
ビアホール116底のバリア膜104を除去するためのエッチングは、上述のように配線トレンチ124を形成するためのトレンチエッチングの後に行われる場合がある。或いはトレンチエッチングと同時に行われる場合がある。
The etching for removing the
図20は、トレンチエッチングの後にバリア膜のエッチングを行う場合における配線トレンチの過剰な掘り込み及びオープン不良の発生を説明する図である。 FIG. 20 is a diagram for explaining the excessive digging of the wiring trench and the occurrence of open defects when the barrier film is etched after the trench etching.
この場合、配線トレンチ形成領域を露出する開口部110aが形成された図20(a)に示す第1のハードマスク110をマスクとして、図20(b)に示すように、低誘電率膜106をドライエッチングする。これにより、低誘電率膜106に、配線トレンチ124を設計値の深さで形成する。
In this case, using the first
次いで、図20(c)に示すように、ビアホール116底のバリア膜104をドライエッチングする。このとき、使用するエッチングガス系によらずバリア膜104に対する低誘電率膜106のエッチング選択比が比較的高いため、バリア膜104がエッチングされるとともに、低誘電率膜106までもがエッチングされる。この結果、配線トレンチ124が過剰に掘り込まれ、配線トレンチ124の深さが、過剰に掘り込まれた深さD1だけ設計値から更に深くなってしまう。この場合に、配線トレンチ124の深さを設計通りに維持しようとすると、ビアホール116底のバリア膜124を完全に除去できずにオープン不良が発生することになる。
Next, as shown in FIG. 20C, the
また、図21は、トレンチエッチングとバリア膜のエッチングとを同時に行う場合における配線トレンチの過剰な掘り込み及びオープン不良の発生を説明する図である。 FIG. 21 is a diagram for explaining the occurrence of excessive digging of wiring trenches and open defects when trench etching and barrier film etching are simultaneously performed.
この場合、配線トレンチ形成領域を露出する開口部110aが形成された図21(a)に示す第1のハードマスク110をマスクとして、図21(b)に示すように、低誘電率膜106とともにビアホール116底のバリア膜104をドライエッチングする。これにより、配線トレンチ124を設計値の深さで形成するとともに、ビアホール116底のバリア膜104を除去する。しかしながら、この際、上述のように使用するエッチングガス系によらずバリア膜104に対する低誘電率膜106のエッチング選択比が比較的高いため、バリア膜104よりも低誘電率膜106が速いエッチングレートでエッチングされる。この結果、配線トレンチ124が設計値の深さに掘り下げられた時点において、ビアホール116底のバリア膜104は除去されきれず残存してしまう。ビアホール116底に残存したバリア膜104をエッチング除去しようとすると、図21(c)に示すように、配線トレンチ124が過剰に掘り込まれ、配線トレンチ124の深さが、過剰に掘り込まれた深さD2だけ設計値から更に深くなってしまう。
In this case, with the first
このように、層間絶縁膜の低誘電率化が進行するにつれて、設計通りの深さで配線トレンチを形成するとともに、ビアホール底のバリア膜を完全に除去することが困難になっていた。 As described above, as the dielectric constant of the interlayer insulating film progresses, it has become difficult to form a wiring trench at a designed depth and completely remove the barrier film at the bottom of the via hole.
本願発明者は、鋭意検討を重ねた結果、層間絶縁膜として低誘電率膜を用いた場合においても、設計通りの深さで配線トレンチを形成するとともに、ビアホール底のバリア膜を完全に除去することを実現するエッチング工程に想到した。 As a result of intensive studies, the present inventor forms a wiring trench at a designed depth and completely removes the barrier film at the bottom of the via hole even when a low dielectric constant film is used as an interlayer insulating film. I came up with an etching process to achieve this.
[一実施形態]
一実施形態による半導体装置の製造方法について図1乃至図15を用いて説明する。
[One Embodiment]
A method of manufacturing a semiconductor device according to one embodiment will be described with reference to FIGS.
図1乃至図7は、本実施形態による半導体装置の製造方法を示す工程断面図である。図8は、2層構造のハードマスクを用いたエッチング工程を説明する図である。図9は、各種エッチングガスを用いた場合におけるSiN膜に対するSiO膜のエッチング選択比を示すグラフである。図10は、比較的厚い第2のハードマスクを用いた場合及び比較的薄い第2のハードマスクを用いた場合の第1のハードマスクのエッチング後の断面形状を示す図である。図11は、C4F6/O2系のエッチングガスを用いた場合及びC4F6/N2系のエッチングガスを用いた場合におけるSiO膜、SiC膜及びSiN膜のエッチングレートのC4F6流量依存性を示すグラフである。図12は、C4F6/O2系のエッチングガスを用いた場合及びC4F6/N2系のエッチングガスを用いた場合におけるSiN膜に対するSiO膜のエッチング選択比及びSiN膜に対するSiC膜のエッチング選択比を示すグラフである。図13は、C4F6/N2系のエッチングガスを用いた場合におけるSiO膜、SiC膜及びSiN膜のエッチングレートのC4F6流量依存性を示すグラフである。図14は、C4F6/O2/N2系のエッチングガスにおけるO2とN2との合計流量に対するO2流量の割合と、SiO膜のエッチングレート及びSiN膜に対するSiC膜のエッチング選択比との関係を示すグラフである。図15は、各種エッチングガスを用いた場合におけるSiO膜に対するSiOC膜のエッチング選択比及びSiO膜に対するSiC膜のエッチング選択比を示すグラフである。 1 to 7 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment. FIG. 8 is a diagram for explaining an etching process using a hard mask having a two-layer structure. FIG. 9 is a graph showing the etching selectivity of the SiO film to the SiN film when various etching gases are used. FIG. 10 is a diagram showing a cross-sectional shape after etching of the first hard mask when the relatively thick second hard mask is used and when the relatively thin second hard mask is used. 11, C 4 F 6 / O 2 system when using an etching gas and C 4 F 6 / N 2 based SiO film in the case of using an etching gas of, C 4 of the etching rate of SiC and SiN films is a graph showing the F 6 flow rate dependency. FIG. 12 shows the etching selectivity of the SiO film to the SiN film and the SiC to the SiN film when a C 4 F 6 / O 2 etching gas is used and when a C 4 F 6 / N 2 etching gas is used. It is a graph which shows the etching selectivity of a film | membrane. FIG. 13 is a graph showing the C 4 F 6 flow rate dependence of the etching rate of the SiO film, SiC film, and SiN film when a C 4 F 6 / N 2 -based etching gas is used. FIG. 14 shows the ratio of the O 2 flow rate to the total flow rate of O 2 and N 2 in the C 4 F 6 / O 2 / N 2 -based etching gas, the etching rate of the SiO film, and the etching selection of the SiC film relative to the SiN film. It is a graph which shows the relationship with ratio. FIG. 15 is a graph showing the etching selectivity of the SiOC film to the SiO film and the etching selectivity of the SiC film to the SiO film when various etching gases are used.
本実施形態による半導体装置の製造方法は、2層構造のハードマスクを用いたエッチング工程を有し、デュアルダマシン法により配線層を形成するものである。はじめに、半導体装置の製造方法について説明した後、本実施形態によるエッチング工程の詳細について説明する。 The semiconductor device manufacturing method according to the present embodiment includes an etching process using a two-layer hard mask and forms a wiring layer by a dual damascene method. First, after describing a method for manufacturing a semiconductor device, details of an etching process according to the present embodiment will be described.
まず、例えばシリコン基板である半導体基板10に、例えばSTI法により、素子領域を画定する素子分離膜12を形成する。
First, an
次いで、半導体基板10に確定された素子領域上に、通常のMOSトランジスタの製造方法と同様にして、ゲート電極14及びソース/ドレイン領域16を有するMOSトランジスタ18を形成する(図1(a))。なお、半導体基板10上には、MOSトランジスタのみならず、種々の半導体素子を形成することができる。
Next, a
次いで、MOSトランジスタが形成された半導体基板10上に、例えばCVD法によりシリコン酸化膜等を堆積し、シリコン酸化膜等を有する層間絶縁膜20を形成する。
Next, a silicon oxide film or the like is deposited on the
次いで、例えばCMP法により層間絶縁膜20の表面を平坦化する。
Next, the surface of the
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜20に、ソース/ドレイン領域16に達するコンタクトホール22を形成する。
Next, contact holes 22 reaching the source /
次いで、例えばCVD法等によりバリアメタル及びタングステン膜を堆積した後、これら導電膜をエッチバック或いはポリッシュバックする。これにより、コンタクトホール22に埋め込まれ、ソース/ドレイン領域16に接続されたコンタクトプラグ24を形成する(図1(b))。
Next, after depositing a barrier metal and a tungsten film by, for example, a CVD method, the conductive film is etched back or polished back. As a result, a
次いで、コンタクトプラグ24が埋め込まれた層間絶縁膜20上に、例えばCVD法により、例えば、SiOC膜の低誘電率膜と、SiC膜とを堆積する。これにより、SiOC膜の低誘電率膜26とSiC膜28とを有する層間絶縁膜30を形成する。
Next, for example, a low dielectric constant film of an SiOC film and an SiC film are deposited on the
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜30に、配線トレンチ32を形成する。
Next, a
次いで、例えばスパッタ法によりバリアメタル及びCuシードを堆積した後、Cuメッキを行う。これにより、配線トレンチ32をバリアメタル34及びCu膜36により埋め込む。
Next, after depositing a barrier metal and a Cu seed by, for example, sputtering, Cu plating is performed. Thereby, the
次いで、Cu膜36及びバリアメタル34を、層間絶縁膜30が露出するまでCMP法により研磨し、Cu膜36及びバリアメタル34を配線トレンチ32内に選択的に残存させる。こうして、配線トレンチ32内に、バリアメタル34及びCu膜36を有し、コンタクトプラグ24に接続された配線層38を形成する(図1(c))。
Next, the
次いで、配線層38が埋め込まれた層間絶縁膜30上に、例えばプラズマCVD法により、例えば膜厚30nmのSiC膜を堆積し、SiC膜のバリア膜40を形成する。バリア膜40は、配線層38からのCuの拡散を防止するとともに、後述するビアホール52を形成するためのビアエッチングの際にエッチングストッパとして機能する膜である。
Next, a SiC film of, eg, a 30 nm-thickness is deposited on the
次いで、バリア膜40上に、例えばプラズマCVD法により、例えば膜厚250nmのSiOC膜を堆積し、SiOC膜の低誘電率膜42を形成する。プラズマCVD法によるSiOC膜の成膜条件は、例えば次の通りとする。成膜室内に導入する原料ガスとしては、例えば、TMSA(トリメチルシリルアセチレン)ガス、COガス及びO2ガスの混合ガスを用いる。成膜室内の圧力は、例えば6Torrとする。基板温度は、例えば400℃とする。
Next, a SiOC film having a thickness of, for example, 250 nm is deposited on the
次いで、低誘電率膜42上に、例えばプラズマCVD法により、例えば膜厚50nmのシリコン酸化膜(SiO膜)を堆積し、SiO膜の第1のハードマスク44を形成する。
Next, a silicon oxide film (SiO film) of, eg, a 50 nm-thickness is deposited on the low dielectric
次いで、第1のハードマスク44上に、例えばプラズマCVD法により、例えば膜厚20nmのシリコン窒化膜(SiN膜)を堆積し、第1のハードマスク44とはエッチング特性が異なるSiN膜の第2のハードマスク46を形成する(図2(a))。
Next, a silicon nitride film (SiN film) of, eg, a 20 nm-thickness is deposited on the first
次いで、第2のハードマスク46上に、反射防止膜としてBARC膜48を形成する。
Next, a
次いで、フォトリソグラフィにより、BARC膜48上に、ビアホール形成領域を露出するフォトレジスト膜50を形成する(図2(b))。
Next, a
次いで、フォトレジスト膜50をマスクとし、バリア膜40をストッパとして、第2のハードマスク46、第1のハードマスク44及び低誘電率膜42をドライエッチングする。これにより、第2のハードマスク46、第1のハードマスク44及び低誘電率膜42に、ビアホール52を形成する。
Next, the second
次いで、例えばアッシングにより、フォトレジスト膜50及びBARC膜48を除去する(図3(a))。
Next, the
次いで、全面にフォトレジスト等の樹脂材料を塗布して硬化させた後、この樹脂材料をエッチバックする。これにより、ビアホール116内に樹脂材料の埋め込み材54を充填し、表面を平坦化する(図3(b))。
Next, after a resin material such as a photoresist is applied and cured on the entire surface, the resin material is etched back. Thereby, the via
次いで、埋め込み材54が埋め込まれた第2のハードマスク46上に、反射防止膜としてBARC膜56を形成する。
Next, a
次いで、BARC膜56上に、フォトリソグラフィにより、ビアホール形成領域を含む配線トレンチ形成領域を露出するフォトレジスト膜58を形成する(図4(a))。
Next, a
次いで、フォトレジスト膜58をマスクとしてBARC膜56及び第2のハードマスク46をドライエッチングする。これにより、第2のハードマスク46に、配線トレンチ形成領域を露出する開口部46aを形成する(図4(b))。BARC膜56のエッチングには、例えばCF4系のエッチングガスを用いる。また、第2のハードマスク46のエッチングには、例えばCH2F2/O2/Ar系のエッチングガスを用いる。
Next, the
次いで、例えばアッシングにより、フォトレジスト膜58、BARC膜56及び埋め込み材54を除去する(図5(a))。
Next, the
次いで、C4F6/N2系のエッチングガスを用いたドライエッチングにより、開口部46aが形成された第2のハードマスク46をマスクとして、第1のハードマスク44をエッチングするとともに、ビアホール52底のバリア膜40をエッチングする。これにより、第1のハードマスク44に、配線トレンチ形成領域を露出する開口部44aを形成するとともに、ビアホール52底のバリア膜40を部分的に除去する(図5(b))。このときのエッチング条件としては、例えば、エッチングガスをC4F6/N2、C4F6/N2流量を50/500sccm、処理室内圧力を100mTorr、バイアスパワーを200Wとする。ビアホール52底のバリア膜40は、例えば15nmエッチングされる。
Next, by dry etching using a C 4 F 6 / N 2 -based etching gas, the first
次いで、CHF3系のエッチングガスを用いたドライエッチングにより、開口部44aが形成された第1のハードマスク44をマスクとして、低誘電率膜42をエッチングするとともに、ビアホール52底のバリア膜40をエッチングする。これにより、低誘電率膜44に、ビアホール52に接続された配線トレンチ60を形成するとともに、ビアホール52底のバリア膜40を完全に除去する(図6(a))。ビアホール52は、配線層38上まで開口される。このときのエッチング条件としては、例えば、エッチングガスをCHF3/O2/N2、CHF3/O2/N2流量を200/50/150sccm、処理室内圧力を100mTorr、バイアスパワーを100Wとする。また、配線トレンチ60の低誘電率膜42表面からの深さが、例えば170nmになるようにエッチング時間を制御する。このエッチング過程において、第1のハードマスク44上の第2のハードマスク46は除去される。また、第1のハードマスク44は、肩落ちを生じることなく例えば30nm程度残存する。
Next, the low dielectric
次いで、ウェット洗浄後、例えばスパッタ法によりTa膜のバリアメタル及びCuシードを堆積した後、Cuメッキを行う。これにより、ビアホール52及び配線トレンチ60をバリアメタル62及びCu膜64により埋め込む(図6(b))。
Next, after wet cleaning, a barrier metal of a Ta film and a Cu seed are deposited by sputtering, for example, and then Cu plating is performed. As a result, the via
次いで、Cu膜64、バリアメタル62、第1のハードマスク44及び低誘電率膜42の上部をCMP法により研磨し、Cu膜64及びバリアメタル62をビアホール52内及び配線トレンチ60内に選択的に残存させる。低誘電率膜42の上部は、例えば30nm研磨する。これにより、ビアホール52内及び配線トレンチ60内に、バリアメタル62及びCu膜64を有し、配線層38に接続された配線層66を形成する(図7(a))。
Next, the upper portion of the
次いで、配線層66が埋め込まれた低誘電率膜42上に、例えば膜厚30nmのSiC膜を堆積し、SiC膜のキャップ膜68を形成する(図7(b))。
Next, an SiC film having a film thickness of, for example, 30 nm is deposited on the low dielectric
こうして、デュアルダマシン法により、低誘電率膜42に埋め込まれた配線層66が形成される。
Thus, the
以後、必要に応じて配線層66上に繰り返し配線層を形成し、多層配線を有する半導体装置を完成する。
Thereafter, if necessary, a wiring layer is repeatedly formed on the
上述した半導体装置の製造方法において、図8(a)に示すように開口部46aが形成されたSiN膜の第2のハードマスク46をマスクとして、図8(b)に示すように、SiO膜の第1のハードマスク44をエッチングする。この際、ビアホール52底のSiC膜のバリア膜40をもエッチングする。この第2のハードマスク46をマスクとするエッチング工程では、C4F6/N2系のエッチングガスを用いる。これにより、第1のハードマスク44に、配線トレンチ形成領域を露出する開口部44aを形成するとともに、ビアホール52底のバリア膜40を部分的に除去する(図5(b)参照)。
In the semiconductor device manufacturing method described above, the SiON film as shown in FIG. 8B using the second
また、上述した半導体装置の製造方法において、開口部44aが形成されたSiO膜の第1のハードマスク44をマスクとして、図8(c)に示すように、SiOC膜の低誘電率膜42をエッチングする。この際、ビアホール52底のバリア膜40をもエッチングする。この第1のハードマスク44をマスクとするエッチング工程では、CHF3系のエッチングガスを用いる。これにより、低誘電率膜44に、設計通りの深さの配線トレンチ60を形成するとともに、ビアホール52底のバリア膜40を完全に除去する(図6(a)参照)。
Further, in the semiconductor device manufacturing method described above, the SiOC film low dielectric
まず、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングするエッチング工程において、C4F6/N2系のエッチングガスを用いる理由について以下に詳述する。
First, the reason why a C 4 F 6 / N 2 -based etching gas is used in the etching step of etching the first
図9は、C4F6系、CF4系及びCHF3系のエッチングガスを用いた場合におけるSiN膜に対するSiO膜のエッチング選択比(SiO/SiN選択比)を示している。なお、C4F6系のエッチングガスとしては、C4F6/O2/Arガスを用いた。また、CF4系のエッチングガスとしては、CF4/CHF3/Arガスを用いた。また、CHF3系のエッチングガスとしては、CHF3/O2/Arガスを用いた。 FIG. 9 shows the etching selectivity (SiO / SiN selectivity) of the SiO film relative to the SiN film when C 4 F 6 , CF 4, and CHF 3 etching gases are used. As the C 4 F 6 -based etching gas, with C 4 F 6 / O 2 / Ar gas. In addition, CF 4 / CHF 3 / Ar gas was used as the CF 4 etching gas. Further, CHF 3 / O 2 / Ar gas was used as the CHF 3 -based etching gas.
SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際には、比較的高いSiO/SiN選択比が得られることが望ましい。具体的には、例えば少なくとも5以上のSiO/SiN選択比が得られることが望ましい。
When etching the first
ここで、第2のハードマスク46は、例えば30nm以下の膜厚を有する比較的薄いものが用いられる。これは、次のような理由による。すなわち、例えば30nmを超える膜厚を有する比較的厚い第2のハードマスク46を用いた場合には、線幅等の違いに起因して異なるパターン間で第1のハードマスク44のエッチングの進行が異なる。この結果、図10(a)に示すように、第1のハードマスク44に肩落ちが生じ、異なるパターン間で残存する第1のハードマスク44の膜厚に差が生じることになる。すると、第1のハードマスク44をマスクとしてエッチングを行った際に、パターンの加工形状が劣化することになる。これに対して、例えば30nm以下の膜厚を有する比較的薄い第2のハードマスク46を用いた場合には、異なるパターン間でも第1のハードマスク44のエッチングをほぼ均一に進行させることができる。この結果、図10(b)に示すように、第1のハードマスク44の肩落ちを十分に抑制することができ、異なるパターン間で残存する第1のハードマスク44の膜厚をほぼ均一にすることができる。これにより、第1のハードマスク44をマスクとしてエッチングを行った際に、パターンの加工形状が劣化するのを防止することができる。
Here, as the second
なお、第2のハードマスク46の膜厚の下限は、エッチングすべき第1のハードマスク44の膜厚等によるが、第2のハードマスク46の膜厚は例えば15nm以上に設定することが望ましい。
The lower limit of the film thickness of the second
このように比較的薄い第2のハードマスク46が用いられるため、第2のハードマスク46をマスクとして第1のハードマスク44をエッチングする際には、上述のように比較的高いSiO/SiN選択比が得られることが望ましい。
Since the relatively thin second
図9から明らかなように、C4F6系のエッチングガスを用いた場合にのみ、5以上のSiO/SiN選択比が得られることが分かる。この結果から、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際のエッチングガスとしては、C4F6系のエッチングガスが好適であることが分かる。
As can be seen from FIG. 9, only when a C 4 F 6 -based etching gas is used, a SiO / SiN selection ratio of 5 or more can be obtained. From this result, it is understood that a C 4 F 6 -based etching gas is suitable as an etching gas when the first
また、図11は、C4F6系のエッチングガスのうち、O2を含むC4F6/O2系及びN2を含むC4F6/N2系のエッチングガスを用いた場合について、SiO膜、SiC膜及びSiN膜のエッチングレートのC4F6流量に対する依存性を示したものである。図11(a)は、C4F6/O2系のエッチングガスを用いた場合について、各膜のエッチングレートのC4F6流量依存性を示している。C4F6/O2系のエッチングガスとしてはC4F6/O2/Arガスを用い、C4F6/O2/Ar流量を、x/20/(400−x)(sccm)とした。また、図11(b)は、C4F6/N2系のエッチングガスを用いた場合について、各膜のエッチングレートのC4F6流量依存性を示している。C4F6/N2系のエッチングガスとしてはC4F6/N2/Arガスを用い、C4F6/N2/Ar流量を、x/200/(400−x)(sccm)とした。図11(a)及び図11(b)において、横軸はC4F6流量xであり、縦軸はエッチングレートである。また、SiO膜、SiC膜及びSiN膜のエッチングレートをそれぞれ●印、■印及び◆印で示している。 Further, FIG. 11, of the C 4 F 6 -based etching gas, for the case of using the C 4 F 6 / N 2 -based etching gas containing C 4 F 6 / O 2 system and N 2 containing O 2 3 shows the dependency of the etching rate of the SiO film, SiC film, and SiN film on the C 4 F 6 flow rate. FIG. 11A shows the C 4 F 6 flow rate dependence of the etching rate of each film when a C 4 F 6 / O 2 -based etching gas is used. C 4 The F 6 / O 2 -based etching gas with C 4 F 6 / O 2 / Ar gas, a C 4 F 6 / O 2 / Ar flow rate, x / 20 / (400- x) (sccm) It was. FIG. 11B shows the C 4 F 6 flow rate dependency of the etching rate of each film when a C 4 F 6 / N 2 -based etching gas is used. C 4 The F 6 / N 2 -based etching gas with C 4 F 6 / N 2 / Ar gas, a C 4 F 6 / N 2 / Ar flow rate, x / 200 / (400- x) (sccm) It was. In FIG. 11A and FIG. 11B, the horizontal axis represents the C 4 F 6 flow rate x, and the vertical axis represents the etching rate. In addition, the etching rates of the SiO film, the SiC film, and the SiN film are indicated by ●, ■, and ◆, respectively.
図11(a)及び図11(b)に示すように、C4F6系のエッチングガスを用いた場合、SiO膜のエッチングレートが、SiN膜及びSiC膜のエッチングレートと比較して速くなっている。これは、SiO膜中に含まれる酸素(O)により、エッチングガス中のC4F6に起因して堆積するポリマーを揮発させて除去することができるためである。 As shown in FIGS. 11A and 11B, when a C 4 F 6 etching gas is used, the etching rate of the SiO film becomes faster than the etching rates of the SiN film and the SiC film. ing. This is because the polymer deposited due to C 4 F 6 in the etching gas can be volatilized and removed by oxygen (O) contained in the SiO film.
図12は、図11(a)及び図11(b)における同一のC4F6流量xでの各膜のエッチングレートに基づき、SiO/SiN選択比と、SiN膜に対するSiC膜のエッチング選択比(SiC/SiN選択比)との関係をプロットしたグラフである。図12において、横軸はSiO/SiN選択比であり、縦軸はSiC/SiN選択比である。また、■印はC4F6/O2系のエッチングガスの場合を示し、●印はC4F6/N2系のエッチングガスの場合を示している。 FIG. 12 shows the SiO / SiN selectivity and the etching selectivity of the SiC film to the SiN film based on the etching rate of each film at the same C 4 F 6 flow rate x in FIGS. 11 (a) and 11 (b). It is the graph which plotted the relationship with (SiC / SiN selection ratio). In FIG. 12, the horizontal axis represents the SiO / SiN selection ratio, and the vertical axis represents the SiC / SiN selection ratio. In addition, ■ indicates a case of C 4 F 6 / O 2 -based etching gas, and ● indicates a case of C 4 F 6 / N 2 -based etching gas.
図12から明らかなように、C4F6/O2系のエッチングガスの場合と比較して、C4F6/N2系のエッチングガスの場合の方が、高いSiO/SiN選択比が得られ、且つ、高いSiC/SiN選択比が得られることが分かる。C4F6/N2系のエッチングガスの場合には、いずれのSiO/SiN選択比に対しても、少なくとも1以上のSiC/SiN選択比が得られている。他方、C4F6/O2系のエッチングガスの場合には、2未満の低いSiO/SiN選択比に対して1以上のSiC/SiN選択比が得られる場合が存在するだけであり、他の高いSiO/SiN選択比に対してSiC/SiN選択比は1よりも低くなっている。 As is clear from FIG. 12, the SiO 4 / SiN selectivity is higher in the case of the C 4 F 6 / N 2 etching gas than in the case of the C 4 F 6 / O 2 etching gas. It can be seen that a high SiC / SiN selectivity can be obtained. In the case of a C 4 F 6 / N 2 -based etching gas, at least one SiC / SiN selection ratio is obtained for any SiO / SiN selection ratio. On the other hand, in the case of a C 4 F 6 / O 2 based etching gas, there is only a case where a SiC / SiN selection ratio of 1 or more can be obtained for a low SiO / SiN selection ratio of less than 2. The SiC / SiN selectivity is lower than 1 for a high SiO / SiN selectivity.
このようにC4F6/N2系のエッチングガスの場合に比較的高いSiC/SiN選択比が得られるのは、エッチングガスに含まれるN2が、SiCに対する反応性を示すのに対して、SiNに対する反応性に乏しいためであると考えられる。これに対して、C4F6/O2系のエッチングガスの場合にSiC/SiN選択比が比較的低いのは、エッチングガスに含まれるO2が、SiC及びSiNの両方に対して反応性を示すためであると考えられる。このように、C4F6/N2系のエッチングガスの場合には、そのガス中に含まれるN2により、高いSiO/SiN選択比を維持しつつ、SiC/SiN選択比を高めることができると考えられる。 In this way, a relatively high SiC / SiN selectivity can be obtained in the case of a C 4 F 6 / N 2 -based etching gas, whereas N 2 contained in the etching gas exhibits reactivity with SiC. This is thought to be due to poor reactivity with SiN. In contrast, in the case of a C 4 F 6 / O 2 -based etching gas, the SiC / SiN selectivity is relatively low because the O 2 contained in the etching gas is reactive to both SiC and SiN. It is thought that this is to show. As described above, in the case of a C 4 F 6 / N 2 -based etching gas, N 2 contained in the gas can increase the SiC / SiN selectivity while maintaining a high SiO / SiN selectivity. It is considered possible.
そこで、本実施形態では、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際に、C4F6/N2系のエッチングガスを用いる。これにより、この第1のハードマスク44のエッチングの際に、高いSiO/SiN選択比を維持しつつ、少なくとも1以上のSiC/SiN選択比でビアホール52底のSiC膜のバリア膜40をも部分的にエッチング除去することができる。この際、SiC/SiN選択比、すなわち第2のハードマスク46に対するバリア膜40のエッチング選択比は、2以上に設定することが望ましい。
Therefore, in the present embodiment, when etching the first
このように、第1のハードマスク44をエッチングする際にビアホール52底のバリア膜40を部分的に除去することで、その後の配線トレンチ60を形成するためのエッチング工程において、ビアホール52底のバリア膜40を完全に除去することができる。
As described above, when the first
次に、上述した第1のハードマスク44のエッチングに用いるC4F6/N2系のエッチングガスについて、N2流量に対するC4F6流量の比(C4F6/N2流量比)の好適な範囲を説明する。
Next, for the C 4 F 6 / N 2 -based etching gas used for etching the first
図13は、C4F6/N2系のエッチングガスを用いた場合について、第1のハードマスク44として用いられるSiO膜のエッチングレートのC4F6流量依存性を示している。C4F6/N2系のエッチングガスとしてはC4F6/N2/Arガスを用い、C4F6/N2/Ar流量は、x/200/(400−x)(sccm)を用いた。図13において、横軸はC4F6流量xであり、縦軸はエッチングレートである。SiO膜のエッチングレートは●印であり、また、SiC膜及びSiN膜のエッチングレートはそれぞれ■印及び◆印である。
FIG. 13 shows the C 4 F 6 flow rate dependence of the etching rate of the SiO film used as the first
図13に示すように、第1のハードマスク44として用いられるSiO膜のエッチングレートは、C4F6流量依存性を有し、C4F6流量の増加に伴い増加し、或るC4F6流量でピーク値を示した後、C4F6流量の増加に伴い減少する。より厳密には、SiO膜のエッチングレートは、C4F6/N2流量比依存性を有し、C4F6/N2流量比の増加に伴い増加し、或るC4F6/N2流量比でピーク値を示した後、C4F6/N2流量比の増加に伴い減少する。なお、SiO膜のエッチングレートのピーク値は、処理室内圧力、バイアスパワー等のエッチング条件によって変動する。 As shown in FIG. 13, the etching rate of the SiO film used as the first hard mask 44 has a C 4 F 6 flow rate dependency, increased with increasing C 4 F 6 flow rate, one C 4 after a peak value at F 6 flow rate decreases with increasing C 4 F 6 flow rate. More precisely, the etching rate of the SiO film has a C 4 F 6 / N 2 flow ratio dependency, and increases with an increase in the C 4 F 6 / N 2 flow ratio, and a certain C 4 F 6 / after a peak value in N 2 flow rate ratio decreases with increasing C 4 F 6 / N 2 flow rate ratio. The peak value of the etching rate of the SiO film varies depending on the etching conditions such as the processing chamber pressure and bias power.
まず、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比は、第1のハードマスク44として用いられるSiO膜のエッチングレートがC4F6/N2流量比依存性においてピーク値となるC4F6/N2流量比の値以上に設定することが望ましい。これは、以下に述べるように、第1のハードマスク44のパターンの加工形状がボーイング形状となり劣化するのを回避するためである。
First, C 4 F 6 / N 2 system C 4 F 6 / N 2 flow rate ratio in the etching gas, the etching rate of the SiO film used as the first
すなわち、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比が、SiO膜のエッチングレートがC4F6/N2流量比依存性においてピーク値となるC4F6/N2流量比の値よりも低い場合、エッチングガス中のC4F6が比較的少ない。このため、パターンのエッチング加工部の側壁には、C4F6に起因するポリマーの保護膜が十分に堆積されない。この結果、エッチング加工部の側壁において横方向にもエッチングが容易に進行し、パターンの加工形状がボーイング形状となり劣化する。 That, C 4 F 6 / N 2 flow rate ratio in the C 4 F 6 / N 2 -based etching gas is, the etching rate of the SiO film has a peak value in the C 4 F 6 / N 2 flow rate ratio-dependent C 4 F When it is lower than the value of the 6 / N 2 flow rate ratio, C 4 F 6 in the etching gas is relatively small. For this reason, the polymer protective film resulting from C 4 F 6 is not sufficiently deposited on the side wall of the etched portion of the pattern. As a result, etching easily proceeds in the lateral direction on the side wall of the etched portion, and the processed shape of the pattern becomes a bowing shape and deteriorates.
したがって、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比は、SiO膜のエッチングレートがC4F6/N2流量比依存性においてピーク値となるC4F6/N2流量比の値以上に設定することが望ましい。これにより、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際に、第1のハードマスク44のパターンの加工形状がボーイング形状となり劣化するのを防止できる。
Thus, C 4 F 6 / N 2 flow rate ratio in the C 4 F 6 / N 2 -based etching gas, the etching rate of the SiO film has a peak value in the C 4 F 6 / N 2 flow rate ratio-dependent C 4 F It is desirable to set it to a value equal to or greater than the 6 / N 2 flow rate ratio. Thus, when the first
さらに、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比は、第1のハードマスク44として用いられるSiO膜のエッチングレートがC4F6/N2流量比依存性においてピーク値の例えば50%となるC4F6/N2流量比の値以下に設定することが望ましい。これは、以下に述べるように、第1のハードマスク44のパターンの加工形状がテーパ形状となり劣化するのを回避するためである。
Furthermore, C 4 F 6 / N 2 system C 4 F 6 / N 2 flow rate ratio in the etching gas, the etching rate of the SiO film used as the first
すなわち、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比が、SiO膜のエッチングレートがC4F6/N2流量比依存性においてピーク値の例えば50%となるC4F6/N2流量比の値よりも高い場合、エッチングガス中のC4F6が比較的多い。このため、パターンのエッチング加工部の側壁には、C4F6に起因するポリマーの保護膜が過剰に堆積される。この結果、エッチング加工部において深くなるほどエッチングが遅く進行し、パターンの加工形状がテーパ形状となり劣化する。 That, C 4 F 6 / N 2 flow rate ratio in the C 4 F 6 / N 2 -based etching gas is, the etching rate of the SiO film and, for example, 50% of the peak value in the C 4 F 6 / N 2 flow rate ratio-dependent When the value is higher than the value of the C 4 F 6 / N 2 flow rate ratio, C 4 F 6 in the etching gas is relatively large. For this reason, the polymer protective film resulting from C 4 F 6 is excessively deposited on the side wall of the etched portion of the pattern. As a result, the deeper the etched portion, the slower the etching, and the processed shape of the pattern becomes a tapered shape and deteriorates.
したがって、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比は、SiO膜のエッチングレートがC4F6/N2流量比依存性においてピーク値の例えば50%となるC4F6/N2流量比の値以下に設定することが望ましい。これにより、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際に、第1のハードマスク44のパターンの加工形状がテーパ形状となり劣化するのを防止できる。
Thus, C 4 F 6 / N 2 flow rate ratio in the C 4 F 6 / N 2 -based etching gas, the etching rate of the SiO film and, for example, 50% of the peak value in the C 4 F 6 / N 2 flow rate ratio-dependent It is desirable to set it below the value of the C 4 F 6 / N 2 flow rate ratio. As a result, when the first
このように、C4F6/N2系のエッチングガスにおけるC4F6/N2流量比は、上述した範囲内で適宜設定することが望ましい。図13に示すC4F6/N2/Arガスを用いた場合においては、C4F6流量xを、矢印Aで示される範囲内で適宜設定して第1のハードマスク44のエッチングを行う。
Thus, it is desirable that the C 4 F 6 / N 2 flow rate ratio in the C 4 F 6 / N 2 -based etching gas is appropriately set within the above-described range. When the C 4 F 6 / N 2 / Ar gas shown in FIG. 13 is used, the C 4 F 6 flow rate x is appropriately set within the range indicated by the arrow A to etch the first
次に、C4F6/N2系のエッチングガスを用いた場合及びC4F6/O2系のエッチングガスを用いた場合のSiC膜のバリア膜40のエッチング量を見積もった結果を以下に示す。
Next, the results of estimating the etching amount of the
C4F6/N2系のエッチングガスを用いた場合に得られる最適なエッチング選択比は、SiO/SiN選択比が11、SiC/SiN選択比が3.5、SiO膜に対するSiC膜のエッチング選択比(SiC/SiO選択比)が0.32となる。 The optimum etching selectivity obtained when a C 4 F 6 / N 2 -based etching gas is used is that the SiO / SiN selectivity is 11, the SiC / SiN selectivity is 3.5, and the SiC film is etched with respect to the SiO film. The selection ratio (SiC / SiO selection ratio) is 0.32.
これに対して、C4F6/O2系のエッチングガスの場合に得られる最適なエッチング選択比は、SiO/SiN選択比が6、SiC/SiN選択比が1、SiC/SiO選択比が0.17となる。
On the other hand, the optimum etching selectivity obtained in the case of a C 4 F 6 / O 2 -based etching gas is SiO /
このような最適なエッチング選択比となる条件で膜厚50nmのSiO膜の第1のハードマスク44をエッチングした場合、ビアホール52底における初期膜厚30nmのSiC膜のバリア膜40のエッチング量は、次の通りとなる。すなわち、SiC膜のバリア膜40のエッチング量は、C4F6/N2系のエッチングガスの場合に16.0nmとなるのに対し、C4F6/O2系のエッチングガスの場合に8.5nmとなる。C4F6/N2系のエッチングガスを用いた場合のバリア膜40のエッチング量は、C4F6/O2系のエッチングガスを用いた場合のほぼ2倍となる。
When the first
このように、C4F6/N2系のエッチングガスを用いることにより、第1のハードマスク44をエッチングする際に同時にエッチングされるビアホール52底のバリア膜40のエッチング量を多くすることができる。したがって、その後の配線トレンチ60を低誘電率膜42に形成するためのエッチング工程において、ビアホール52底のバリア膜40を完全にエッチング除去することができ、オープン不良の発生を防止することができる。
Thus, by using a C 4 F 6 / N 2 -based etching gas, the amount of etching of the
なお、上記条件でのエッチングにおいて、初期膜厚20nmのSiN膜の第2のハードマスク46を用いた場合に、膜厚50nmのSiO膜の第1のハードマスク44をエッチングした後に残存するSiN膜の第2のハードマスク46の膜厚は、次の通りとなる。すなわち、残存するSiN膜の第2のハードマスク46の膜厚は、C4F6/N2系のエッチングガスの場合に15nmとなるのに対し、C4F6/O2系のエッチングガスの場合に12nmとなる。
In the etching under the above conditions, when the second
また、第2のハードマスク46をマスクとして第1のハードマスク44をエッチングする際に用いるC4F6/N2系のエッチングガスは、Arを含まないものであってもよい。Arを含まないC4F6/N2系のエッチングガスを用いることにより、第1のハードマスク44の肩落ちを更に低減することができる。Arを含まないC4F6/N2系のエッチングガスを用いた場合に第1のハードマスク44の肩落ちを更に低減できるのは、絶縁膜をスパッタエッチングしやすい性質を有するArガスが含まれていないためである。
Further, the C 4 F 6 / N 2 -based etching gas used when the first
また、Arを含まないC4F6/N2系のエッチングガスは、以下に述べるように、所定の流量割合以下のO2を含むようにしてもよい。すなわち、C4F6/N2系のエッチングガスとして、所定の流量割合以下のO2を含むC4F6/O2/N2系のエッチングガスを用いてもよい。 Further, the C 4 F 6 / N 2 -based etching gas that does not contain Ar may contain O 2 at a predetermined flow rate ratio or less, as described below. That is, as the C 4 F 6 / N 2 -based etching gas, a C 4 F 6 / O 2 / N 2 -based etching gas containing O 2 with a predetermined flow rate ratio or less may be used.
C4F6系のエッチングガスを用いた場合、被エッチング面に存在する炭素(C)を揮発させて除去しなければ、エッチングが進行しない。被エッチング面に存在するCは、C4F6ガスに起因するものや被エッチング膜中に含まれるものである。 When a C 4 F 6 -based etching gas is used, etching does not proceed unless carbon (C) present on the surface to be etched is volatilized and removed. C existing on the surface to be etched is derived from C 4 F 6 gas or contained in the film to be etched.
エッチングガス中にO2が含まれると、被エッチング面のCが酸素(O)と反応しCOとして揮発するため、エッチングが進行する。また、エッチングガス中にN2が含まれると、被エッチング面のCが窒素(N)と反応しCNとして揮発するため、エッチングが進行する。すなわち、C4F6/O2系のエッチングガスの場合には、被エッチング面のCがCOとして揮発することにより、エッチングが進行する。また、C4F6/N2系のエッチングガスの場合には、被エッチング面のCがCNとして揮発することにより、エッチングが進行する。 When O 2 is contained in the etching gas, etching progresses because C on the surface to be etched reacts with oxygen (O) and volatilizes as CO. Further, when N 2 is contained in the etching gas, etching proceeds because C on the surface to be etched reacts with nitrogen (N) and volatilizes as CN. That is, in the case of a C 4 F 6 / O 2 -based etching gas, the etching progresses as C on the surface to be etched evaporates as CO. In the case of a C 4 F 6 / N 2 -based etching gas, the etching progresses as C on the surface to be etched volatilizes as CN.
ここで、O2と比較してN2は反応性が低いため、同じエッチング量を実現するためには、O2流量1に対して、N2流量は20必要であることが実験的に確認されている。したがって、C4F6/N2系のエッチングガスにおけるN2の一部をO2に20:1の割合で置換した場合においても、SiO膜のエッチングレートは、同様にC4F6流量依存性においてピーク値を有する。 Check Since compared to O 2 N 2 is less reactive, in order to achieve the same amount of etching, with respect to O 2 flow rate 1, N 2 flow rate is experimentally 20 requires Has been. Therefore, even when part of N 2 in the C 4 F 6 / N 2 -based etching gas is replaced with O 2 at a ratio of 20: 1, the etching rate of the SiO film is similarly dependent on the C 4 F 6 flow rate. Has a peak value in sex.
具体的には、例えば、C4F6/N2系のエッチングガスを用いた場合のC4F6流量依存性において、C4F6/N2流量比が20/400でSiO膜のエッチングレートがピーク値を有するときに、N2の一部をO2に20:1の割合で置換する。すなわち、C4F6/O2/N2流量比を、20/1/380、20/2/360、20/3/340、…、20/10/200、…とする。このようにN2の一部をO2に20:1の割合で置換したC4F6/O2/N2流量比のときにも、SiO膜のエッチングレートはピーク値を有する。なお、SiO膜のエッチングレートは、O2流量が大きくなるほど高くなる。
Specifically, for example, in the C 4 F 6 flow rate dependency when a C 4 F 6 / N 2 -based etching gas is used, the C 4 F 6 / N 2 flow rate ratio is 20/400 and the SiO film is etched. When the rate has a peak value, a portion of N 2 is replaced with O 2 at a ratio of 20: 1. That is, the flow rate ratio of C 4 F 6 / O 2 /
このように、C4F6/O2/N2系のエッチングガスを用いることにより、第1のハードマスク44として用いられるSiO膜のエッチングレートを高めることができる。
Thus, the etching rate of the SiO film used as the first
但し、C4F6/O2/N2系のエッチングガスにおけるO2流量の割合が高くなっていくと、SiC/SiN選択比がC4F6/O2系のエッチングガスの場合に近い値となっていく。すると、高いSiO/SiN選択比を維持しつつ、SiC/SiN選択比を高めることが困難になる。この結果、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際に、ビアホール52底のSiC膜のバリア膜40を部分的にエッチング除去することが困難になる。したがって、C4F6/O2/N2系のエッチングガスにおけるO2流量の割合は、以下に述べる所定の値以下に設定することが望ましい。
However, as the ratio of the O 2 flow rate in the C 4 F 6 / O 2 / N 2 etching gas increases, the SiC / SiN selection ratio is close to that of the C 4 F 6 / O 2 etching gas. It becomes value. Then, it becomes difficult to increase the SiC / SiN selection ratio while maintaining a high SiO / SiN selection ratio. As a result, when etching the first
図14は、C4F6/O2/N2系のエッチングガスにおけるO2とN2との合計流量に対するO2流量の割合(O2混入率、O2/(O2+N2))と、SiO膜のエッチングレート及びSiC/SiN選択比との関係を示すグラフである。図14において、横軸はO2混入率である。また、左縦軸はSiO膜のエッチングレートであり、右縦軸はSiC/SiN選択比である。また、グラフ中、エッチングレートは太線で示し、SiC/SiN選択比は細線で示している。 FIG. 14 shows the ratio of the O 2 flow rate to the total flow rate of O 2 and N 2 in the C 4 F 6 / O 2 / N 2 based etching gas (O 2 mixing rate, O 2 / (O 2 + N 2 )). And a relationship between the etching rate of the SiO film and the SiC / SiN selection ratio. In FIG. 14, the horizontal axis represents the O 2 mixing rate. The left vertical axis represents the etching rate of the SiO film, and the right vertical axis represents the SiC / SiN selection ratio. In the graph, the etching rate is indicated by a thick line, and the SiC / SiN selection ratio is indicated by a thin line.
図14に示すグラフから、O2混入率は、ほぼ2以上のSiC/SiN選択比が得られる20%以下に設定することが望ましいことが分かる。したがって、C4F6/O2/N2系のエッチングガスを用いる場合には、O2混入率を、図14において矢印Bで示す0%超20%以下の範囲内で適宜設定する。このように、C4F6/O2/N2系のエッチングガスにおけるO2流量の割合を設定することにより、高いSiC/SiN選択比が得られるとともに、SiO膜のエッチングレートを更に高めることができる。 From the graph shown in FIG. 14, it can be seen that the O 2 mixing rate is desirably set to 20% or less at which a SiC / SiN selection ratio of approximately 2 or more is obtained. Therefore, when a C 4 F 6 / O 2 / N 2 -based etching gas is used, the O 2 mixing rate is appropriately set within a range of more than 0% and not more than 20% indicated by an arrow B in FIG. Thus, by setting the ratio of the O 2 flow rate in the C 4 F 6 / O 2 / N 2 -based etching gas, a high SiC / SiN selectivity can be obtained and the etching rate of the SiO film can be further increased. Can do.
次に、SiO膜の第1のハードマスク44をマスクとしてSiOC膜の低誘電率膜42をエッチングするエッチング工程において、CHF3系のエッチングガスを用いる理由について以下に詳述する。
Next, the reason why the CHF 3 -based etching gas is used in the etching process for etching the low dielectric
図15は、C4F6系、CF4系及びCHF3系のエッチングガスを用いた場合におけるSiO膜に対するSiOC膜のエッチング選択比(SiOC/SiO選択比)及びSiO膜に対するSiC膜のエッチング選択比(SiC/SiO選択比)を示すグラフである。C4F6系のエッチングガスとしては、C4F6/O2/Arガスを用いた。CF4系のエッチングガスとしては、CF4/CHF3/Arガスを用いた。CHF3系のエッチングガスとしては、CHF3/O2/N2ガスを用いた。また、SiOC/SiO選択比及びSiC/SiO選択比は、各エッチングガスを用いた場合に得られるおよその最大値を示している。 FIG. 15 shows the etching selection ratio of the SiOC film to the SiO film (SiOC / SiO selection ratio) and the etching selection of the SiC film relative to the SiO film when C 4 F 6 series, CF 4 series and CHF 3 series etching gases are used. It is a graph which shows ratio (SiC / SiO selection ratio). The C 4 F 6 -based etching gas, with C 4 F 6 / O 2 / Ar gas. CF 4 / CHF 3 / Ar gas was used as the CF 4 etching gas. As the CHF 3 -based etching gas, CHF 3 / O 2 / N 2 gas was used. The SiOC / SiO selection ratio and the SiC / SiO selection ratio indicate approximate maximum values obtained when each etching gas is used.
SiOC膜の低誘電率膜42は、SiO膜の第1のハードマスク44をマスクとしてエッチングされる。このため、このエッチングに用いるエッチングガスは、高いSiOC/SiO選択比が得られることが望ましい。
The low dielectric
ここで、SiO膜の第1のハードマスク44は、例えば、60nm以下、より好ましくは50nm以下の膜厚を有する比較的薄いものが用いられる。これは、次のような理由による。すなわち、第1のハードマスク44は、図7(a)に示す工程においてCMP犠牲膜として研磨されるものである。第1のハードマスク44が、50nmを超える膜厚、更には60nmを超える膜厚を有する比較的厚いものであると、第1のハードマスク44の膜厚に基板面内で分布が生じる。この結果、第1のハードマスク44上のバリアメタル62及びCu膜64が、CMP法により研磨除去されずに残存することがある。このような観点から、第1のハードマスク44の膜厚は、例えば、60nm以下、より好ましくは50nm以下に設定することが望ましい。
Here, as the first
なお、第1のハードマスク44の膜厚の下限は、形成すべき配線トレンチ60の深さ等によるが、第1のハードマスク44の膜厚は例えば30nm以上に設定することが望ましい。
The lower limit of the film thickness of the first
このように、比較的薄い第1のハードマスク44を用いる場合には、特に高いSiOC/SiO選択比が得られることが望ましい。
Thus, when using the relatively thin first
図15から明らかなように、CHF3系のエッチングガスの場合には、他のエッチングガスと比較して、SiOC/SiO選択比及びSiC/SiO選択比のいずれも高くなっている。 As is apparent from FIG. 15, in the case of the CHF 3 -based etching gas, both the SiOC / SiO selection ratio and the SiC / SiO selection ratio are higher than those of other etching gases.
そこで、本実施形態では、SiO膜の第1のハードマスク44をマスクとしてSiOC膜の低誘電率膜42をエッチングする際に、CHF3系のエッチングガスを用いる。これにより、この低誘電率膜42のエッチングの際に、配線トレンチ60を形成するとともに、コンタクトホール52底のSiC膜のバリア膜40を完全にエッチング除去することができる。
Therefore, in the present embodiment, when etching the low dielectric
さらに、前述した第1のハードマスク44のエッチングの際には、コンタクトホール52底のバリア膜40が部分的に除去されている。したがって、配線トレンチ60が過剰に掘り込まれることなく、配線トレンチ60を設計通りの深さで形成するとともに、コンタクトホール52底のバリア膜40を完全に除去することができる。
Furthermore, the
CHF3系のエッチングガスとしては、例えばCHF3/O2/N2ガスを用いる。この場合のエッチング条件としては、例えば、CHF3/O2/N2流量を150/15/200sccm、処理室内圧力を100mTorr、バイアスパワーを100Wとする。 As the CHF 3 -based etching gas, for example, CHF 3 / O 2 / N 2 gas is used. Etching conditions in this case include, for example, a CHF 3 / O 2 / N 2 flow rate of 150/15/200 sccm, a processing chamber pressure of 100 mTorr, and a bias power of 100 W.
なお、O2を含むCHF3系のエッチングガスにおいて、O2流量に対するCHF3流量の比(CHF3/O2流量比)を低く設定するほど、SiOC/SiO選択比を高めることができる。しかしながら、CHF3/O2流量比が低すぎると、低誘電率膜42のパターンの加工形状がボーイング形状となり劣化する。このため、CHF3/O2流量比は、低誘電率膜42のパターンの加工形状がボーイング形状に成らない程度に低い値、具体的には例えば3〜15に設定することが望ましい。
In the CHF 3 -based etching gas containing O 2 , the SiOC / SiO selection ratio can be increased as the ratio of the CHF 3 flow rate to the O 2 flow rate (CHF 3 / O 2 flow rate ratio) is set lower. However, if the CHF 3 / O 2 flow rate ratio is too low, the processed shape of the pattern of the low dielectric
また、バイアスパワーが高いと、第1のハードマスク44に肩落ちが生じる。このため、バイアスパワーは、可能な限り小さくし、具体的には例えば100〜500Wに設定することが望ましい。
Further, when the bias power is high, the shoulder of the first
また、処理室内圧力が低すぎると、低誘電率膜42に形成される配線トレンチ60の底面が荒れてしまう虞がある。このため、処理室内圧力は、配線トレンチ60の底面が荒れない程度の低い圧力、具体的には例えば50〜200mTorrに設定することが望ましい。
Further, if the pressure in the processing chamber is too low, the bottom surface of the
このように、本実施形態によれば、SiN膜の第2のハードマスク46をマスクとしてSiO膜の第1のハードマスク44をエッチングする際に、C4F6/N2系のエッチングガスを用い、ビアホール52底のSiC膜のバリア膜40を部分的に除去する。これにより、その後の配線トレンチ60を低誘電率膜42に形成するためのエッチング工程において、設計通りの深さで配線トレンチ60を形成するとともに、ビアホール52底のバリア膜40を完全に除去することができる。したがって、本実施形態によれば、オープン不良の発生を伴うことなく、設計通りの配線層を形成することができる。
Thus, according to the present embodiment, when the first
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、第2のハードマスク46をマスクとして第1のハードマスク44をエッチングする際にC4F6/N2系のエッチングガスを用いる場合を例に説明したが、C4F6に代えて、C4F6と性質が類似するC5F8、C4F8等のフルオロカーボンを用いてもよい。
For example, in the above-described embodiments, the case of using C 4 F 6 / N 2 -based etching gas in etching the first
また、上記実施形態では、第1のハードマスク44をマスクとして低誘電率膜42をエッチングする際にCHF3系のエッチングガスを用いる場合を例に説明したが、CHF3に代えて、CHF3と性質が類似する他のCHxFy、より具体的にはCH2F2、CH3F等のフルオロカーボンを用いてもよい。
In the above embodiment has been described as an example the case of using a CHF 3 -based etching gas in etching the low dielectric
また、上記実施形態では、第2のハードマスク46としてSiN膜を用いる場合を例に説明したが、第2のハードマスク46は、SiN系材料の膜であればよい。第2のハードマスク46として、例えば、水素(H)を含有するSiN膜を用いてもよい。
In the above-described embodiment, the case where the SiN film is used as the second
また、上記実施形態では、バリア膜40としてSiC膜を用いる場合を例に説明したが、バリア膜40は、SiC系材料の絶縁膜であればよい。バリア膜40として、例えば、H、O、Nを含有するSiC膜を用いてもよい。
Moreover, although the case where a SiC film was used as the
また、上記実施形態では、低誘電率膜42としてSiOC膜を用いる場合を例に説明したが、低誘電率膜42は、SiOC系材料の絶縁膜であればよい。低誘電率膜42として、例えば、Hを含有するSiOC膜を用いてもよい。
In the above embodiment, the case where a SiOC film is used as the low dielectric
以上の実施形態に関し、更に以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
(付記1) 基板上に、バリア膜と、絶縁膜と、第1のマスクと、前記第1のマスクとはエッチング特性の異なる第2のマスクとを順次形成する工程と、
前記絶縁膜、前記第1のマスク及び前記第2のマスクを除去することにより、前記絶縁膜にビアホールを形成する工程と、
前記ビアホールを含む配線トレンチ形成領域の前記第2のマスクを除去する工程と、
前記第2のマスクをマスクとして前記第1のマスクをエッチングすることにより、前記配線トレンチ形成領域の前記第1のマスクを除去する工程とを有し、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、前記第1のマスクをエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を部分的に除去する
ことを特徴とする半導体装置の製造方法。
(Supplementary Note 1) A step of sequentially forming a barrier film, an insulating film, a first mask, and a second mask having different etching characteristics from the first mask on a substrate;
Forming via holes in the insulating film by removing the insulating film, the first mask, and the second mask;
Removing the second mask in the wiring trench formation region including the via hole;
And removing the first mask in the wiring trench formation region by etching the first mask using the second mask as a mask,
In the step of removing the first mask in the wiring trench formation region, the barrier film at the bottom of the via hole is partially etched by etching the first mask and etching the barrier film at the bottom of the via hole. A method for manufacturing a semiconductor device, comprising: removing the semiconductor device.
(付記2) 付記1記載の半導体装置の製造方法において、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、前記第2のマスクに対する前記バリア膜のエッチング選択比が2以上の条件で、前記ビアホール底の前記バリア膜をエッチングする
ことを特徴とする半導体装置の製造方法。
(Additional remark 2) In the manufacturing method of the semiconductor device of Additional remark 1,
In the step of removing the first mask in the wiring trench formation region, the barrier film at the bottom of the via hole is etched under a condition that the etching selectivity of the barrier film with respect to the second mask is 2 or more. A method for manufacturing a semiconductor device.
(付記3) 付記1又は2記載の半導体装置の製造方法において、
前記バリア膜は、SiC系材料の膜であり、
前記第1のマスクは、シリコン酸化膜であり、
前記第2のマスクは、SiN系材料の膜であり、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、C4F6、C5F8又はC4F8である第1のフルオロカーボンとN2とを含む第1のエッチングガスを用いて前記第1のマスクをエッチングする
ことを特徴とする半導体装置の製造方法。
(Additional remark 3) In the manufacturing method of the semiconductor device of
The barrier film is a film of SiC-based material,
The first mask is a silicon oxide film;
The second mask is a SiN-based material film,
In the step of removing the first mask in the wiring trench formation region, a first etching gas containing a first fluorocarbon which is C 4 F 6 , C 5 F 8 or C 4 F 8 and N 2 is used. Etching the first mask. A method for manufacturing a semiconductor device.
(付記4) 付記3記載の半導体装置の製造方法において、
前記第1のマスクの膜厚は、30nm以上60nm以下である
ことを特徴とする半導体装置の製造方法。
(Additional remark 4) In the manufacturing method of the semiconductor device of
The thickness of the first mask is 30 nm or more and 60 nm or less. A method for manufacturing a semiconductor device, wherein:
(付記5) 付記3又は4記載の半導体装置の製造方法において、
前記第2のマスクの膜厚は、15nm以上30nm以下である
ことを特徴とする半導体装置の製造方法。
(Additional remark 5) In the manufacturing method of the semiconductor device of
The method of manufacturing a semiconductor device, wherein the thickness of the second mask is 15 nm or more and 30 nm or less.
(付記6) 付記3乃至5のいずれかに記載の半導体装置の製造方法において、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、前記第1のエッチングガスにおける前記N2の流量に対する前記第1のフルオロカーボンの流量の比を、前記第1のマスクのエッチングレートの前記比に対する依存性において前記エッチングレートがピーク値となる前記比の値以上、前記エッチングレートが前記ピーク値の50%となる前記比の値以下に設定する
ことを特徴とする半導体装置の製造方法。
(Supplementary Note 6) In the method for manufacturing a semiconductor device according to any one of
In the step of removing the first mask in the wiring trench formation region, the ratio of the flow rate of the first fluorocarbon to the flow rate of the N 2 in the first etching gas is set to the etching rate of the first mask. The method of manufacturing a semiconductor device, wherein the etching rate is set to be equal to or higher than the ratio at which the etching rate becomes a peak value and not higher than the ratio value at which the etching rate is 50% of the peak value in dependence on the ratio. .
(付記7) 付記3乃至5のいずれかに記載の半導体装置の製造方法において、
前記第1のエッチングガスは、O2を更に含む
ことを特徴とする半導体装置の製造方法。
(Supplementary note 7) In the method for manufacturing a semiconductor device according to any one of
The method of manufacturing a semiconductor device, wherein the first etching gas further contains O 2 .
(付記8) 付記7記載の半導体装置の製造方法において、
前記第1のエッチングガスにおける前記O2と前記N2との合計流量に対する前記O2の流量の割合は、20%以下である
ことを特徴とする半導体装置の製造方法。
(Appendix 8) In the method for manufacturing a semiconductor device according to Appendix 7,
The ratio of the flow rate of O 2 to the total flow rate of O 2 and N 2 in the first etching gas is 20% or less.
(付記9) 付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程の後、前記第1のマスクをマスクとして前記絶縁膜をエッチングすることにより、前記絶縁膜に、前記ビアホールに接続された配線トレンチを形成する工程を更に有し、
前記配線トレンチを形成する工程では、前記絶縁膜をエッチングするとともに前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を除去する
ことを特徴とする半導体装置の製造方法。
(Supplementary note 9) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 8,
After the step of removing the first mask in the wiring trench formation region, the wiring trench connected to the via hole is formed in the insulating film by etching the insulating film using the first mask as a mask. Further comprising the step of:
In the step of forming the wiring trench, the barrier film at the bottom of the via hole is removed by etching the insulating film and the barrier film at the bottom of the via hole.
(付記10) 付記9記載の半導体装置の製造方法において、
前記絶縁膜は、SiOC系材料の絶縁膜であり、
前記配線トレンチを形成する工程では、CHF3、CH2F2又はCH3Fである第2のフルオロカーボンを含む第2のエッチングガスを用いて前記絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
(Additional remark 10) In the manufacturing method of the semiconductor device of Additional remark 9,
The insulating film is an insulating film made of a SiOC material.
In the step of forming the wiring trench, the insulating film is etched using a second etching gas containing a second fluorocarbon that is CHF 3 , CH 2 F 2, or CH 3 F. Production method.
(付記11) 付記10記載の半導体装置の製造方法において、
前記第2のエッチングガスは、O2を更に含む
ことを特徴とする半導体装置の製造方法。
(Additional remark 11) In the manufacturing method of the semiconductor device of
The method for manufacturing a semiconductor device, wherein the second etching gas further contains O 2 .
(付記12) 付記10又は11記載の半導体装置の製造方法において、
前記第2のエッチングガスは、N2を更に含む
ことを特徴とする半導体装置の製造方法。
(Additional remark 12) In the manufacturing method of the semiconductor device of
The method for manufacturing a semiconductor device, wherein the second etching gas further includes N 2 .
(付記13) 付記9乃至12のいずれかに記載の半導体装置の製造方法において、
前記配線トレンチを形成する工程の後、前記ビアホール内及び前記配線トレンチ内に、配線層を埋め込む工程を更に有する
ことを有することを特徴とする半導体装置の製造方法。
(Supplementary note 13) In the method for manufacturing a semiconductor device according to any one of supplementary notes 9 to 12,
After the step of forming the wiring trench, the method further includes the step of burying a wiring layer in the via hole and in the wiring trench.
10…半導体基板
12…素子分離膜
14…ゲート電極
16…ソース/ドレイン領域
18…MOSトランジスタ
20…層間絶縁膜
22…コンタクトホール
24…コンタクトプラグ
26…低誘電率膜
28…キャップ膜
30…層間絶縁膜
32…配線トレンチ
34…バリアメタル
36…Cu膜
38…配線層
40…バリア膜
42…低誘電率膜
44…第1のハードマスク
44a…開口部
46…第2のハードマスク
46a…開口部
48…BARC膜
50…フォトレジスト膜
52…ビアホール
54…埋め込み材
56…BARC膜
58…フォトレジスト膜
60…配線トレンチ
62…バリアメタル
64…Cu膜
66…配線層
68…キャップ膜
100…層間絶縁膜
102…配線層
104…バリア膜
106…低誘電率膜
108…第1のハードマスク
108a…開口部
110…第2のハードマスク
110a…開口部
112…BARC膜
114…フォトレジスト膜
116…ビアホール
118…埋め込み材
120…BARC膜
122…フォトレジスト膜
124…配線トレンチ
126…バリアメタル
128…Cu膜
130…配線層
132…キャップ膜
DESCRIPTION OF
Claims (9)
前記絶縁膜、前記第1のマスク及び前記第2のマスクを除去することにより、前記絶縁膜にビアホールを形成する工程と、
前記ビアホールを含む配線トレンチ形成領域の前記第2のマスクを除去する工程と、
前記第2のマスクをマスクとして前記第1のマスクをエッチングすることにより、前記配線トレンチ形成領域の前記第1のマスクを除去するとともに、前記ビアホール底の前記バリア膜をエッチングすることにより、前記ビアホール底の前記バリア膜を部分的に残存させつつ前記バリア膜を部分的に除去する工程と、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程の後、前記第1のマスクをマスクとして前記絶縁膜をエッチングすることにより、前記絶縁膜に、前記ビアホールに接続された配線トレンチを形成するとともに、前記ビアホール底に残存する前記バリア膜をエッチングすることにより、前記ビアホール底に残存する前記バリア膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 Forming a wiring layer, a barrier film, an insulating film, a first mask, and a second mask having different etching characteristics from the first mask on the substrate;
Forming via holes in the insulating film by removing the insulating film, the first mask, and the second mask;
Removing the second mask in the wiring trench formation region including the via hole;
Etching the first mask using the second mask as a mask removes the first mask in the wiring trench formation region, and etches the barrier film at the bottom of the via hole to thereby form the via hole. Partially removing the barrier film while partially leaving the bottom barrier film;
After the step of removing the first mask in the wiring trench formation region, the wiring trench connected to the via hole is formed in the insulating film by etching the insulating film using the first mask as a mask. And a step of removing the barrier film remaining on the bottom of the via hole by etching the barrier film remaining on the bottom of the via hole.
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、前記第2のマスクに対する前記バリア膜のエッチング選択比が2以上の条件で、前記ビアホール底の前記バリア膜をエッチングする
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of removing the first mask in the wiring trench formation region, the barrier film at the bottom of the via hole is etched under a condition that the etching selectivity of the barrier film with respect to the second mask is 2 or more. A method for manufacturing a semiconductor device.
前記バリア膜は、SiC系材料の膜であり、
前記第1のマスクは、シリコン酸化膜であり、
前記第2のマスクは、SiN系材料の膜であり、
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、C4F6、C5F8又はC4F8である第1のフルオロカーボンとN2とを含む第1のエッチングガスを用いて前記第1のマスクをエッチングする
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of Claim 1 or 2,
The barrier film is a film of SiC-based material,
The first mask is a silicon oxide film;
The second mask is a SiN-based material film,
In the step of removing the first mask in the wiring trench formation region, a first etching gas containing a first fluorocarbon that is C 4 F 6 , C 5 F 8, or C 4 F 8 and N 2 is used. Etching the first mask. A method of manufacturing a semiconductor device.
前記第1のマスクの膜厚は、30nm以上60nm以下である
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The thickness of the first mask is 30 nm or more and 60 nm or less. A method for manufacturing a semiconductor device, wherein:
前記第2のマスクの膜厚は、15nm以上30nm以下である
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3 or 4,
The method of manufacturing a semiconductor device, wherein the thickness of the second mask is 15 nm or more and 30 nm or less.
前記配線トレンチ形成領域の前記第1のマスクを除去する工程では、前記第1のエッチングガスにおける前記N2の流量に対する前記第1のフルオロカーボンの流量の比を、前記第1のマスクのエッチングレートの前記比に対する依存性において前記エッチングレートがピーク値となる前記比の値以上であって、前記エッチングレートが前記ピーク値の50%となる前記比の値以下に設定する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 3 to 5,
In the step of removing the first mask in the wiring trench formation region, the ratio of the flow rate of the first fluorocarbon to the flow rate of the N 2 in the first etching gas is set to the etching rate of the first mask. the etching rate is not more than the value of the ratio becomes a peak value in dependence on the ratio, the etching rate and sets the following values of 50% and ing before Symbol ratio of the peak value A method for manufacturing a semiconductor device.
前記第1のエッチングガスは、O2を更に含む
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 3 to 5,
The method of manufacturing a semiconductor device, wherein the first etching gas further contains O 2 .
前記絶縁膜は、SiOC系材料の絶縁膜であり、
前記配線トレンチを形成する工程では、CHF3、CH2F2又はCH3Fである第2のフルオロカーボンを含む第2のエッチングガスを用いて前記絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 7,
The insulating film is an insulating film made of a SiOC material.
In the step of forming the wiring trench, the insulating film is etched using a second etching gas containing a second fluorocarbon that is CHF 3 , CH 2 F 2, or CH 3 F. Production method.
前記配線トレンチを形成する工程の後、前記ビアホール内及び前記配線トレンチ内に、
配線層を埋め込む工程を更に有する
ことを有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 8,
After the step of forming the wiring trench, in the via hole and in the wiring trench,
A method of manufacturing a semiconductor device, further comprising a step of embedding a wiring layer.
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