KR100875026B1 - Metal line formation method of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 메탈 라인 형성 방법에 관한 것으로, 선택적 LPD공정 및 네거티브 포토레지스트를 이용하여 층간 절연막과 비아 홀을 형성하고, 저유전율의 절연막을 이용하여 트랜치를 형성함으로써 플라즈마를 이용한 층간 절연막 증착, 식각 및 세정공정의 단계를 줄임으로 인해 공정의 단순화와 플라즈마 데이지 발생을 제거할 수 있고, 메탈과 메탈의 인트라 커패시턴스를 줄일 수 있으며, 이로인해 소자의 속도를 향상할 수 있는 반도체 소자의 메탈 라인 형성 방법을 제공한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal line of a semiconductor device, wherein an interlayer insulating film and via holes are formed using a selective LPD process and a negative photoresist, and a trench is formed using an insulating film having a low dielectric constant to deposit an interlayer insulating film using plasma. By reducing the steps of the etching and cleaning process, the process can be simplified and plasma daisy can be eliminated, and the metal and metal intra capacitance can be reduced, thereby increasing the speed of the device. It provides a formation method.

Description

반도체 소자의 메탈 라인 형성 방법{Method of forming a metal line in semiconductor device} Method of forming a metal line in semiconductor device             

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 메탈라인 형성 방법을 설명하기 위한 단면도들이다.
1A to 1I are cross-sectional views illustrating a method of forming a metal line of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 하지층 12, 30 : 메탈 라인10: base layer 12, 30: metal line

14 : 베리어층 16 : 네거티브 포토레지스트 패턴14 barrier layer 16: negative photoresist pattern

18, 22 : 층간 절연막 20 : 비아 홀18, 22: interlayer insulating film 20: via hole

24 : 하드 마스크 층 26 : 포지티브 포토레지스트 패턴24: hard mask layer 26: positive photoresist pattern

28 : 트랜치
28: trench

본 발명은 반도체 소자의 메탈 라인 형성 방법에 관한 것으로, 특히 플라즈 마 식각 및 증착공정을 이용하지 않고 듀얼 다마신 패턴을 형성 할 수 있는 반도체 소자의 메탈 라인 형성 방법에 관한 것이다.
The present invention relates to a method of forming a metal line of a semiconductor device, and more particularly to a method of forming a metal line of a semiconductor device capable of forming a dual damascene pattern without using plasma etching and deposition processes.

CMOS 로직 디바이스(Logic Device)의 속도를 향상시키기 위해 주로 게이트의 길이(Gate Length)를 감소 시켜 게이트 딜레이 타임(Gate Delay Time)을 줄이는 것에 의존하여 왔다. 하지만 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metallization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아 홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.In order to improve the speed of CMOS logic devices, we have relied mainly on reducing the gate delay time by reducing the gate length. However, as the device is integrated, a resistance capacitance delay caused by metallization of the back end of line (BEOL) has influenced the device speed. In order to reduce the RC delay, a low-resistance copper (Cu) is used as a metal, and a dielectric material is used to form a via hole and a metal wiring at the same time using a low-k dielectric material. Use the Dual Damascene method.

이러한 듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬(Photo Mask Align) 측면에서 가장 유리한 비아 홀을 먼저 형성한 다음 트랜치를 형성하여 듀얼 다마신 패턴을 형성하는 비아 퍼스트 스킴(Via First Scheme)을 사용한다. There are several ways to form such a dual damascene pattern, but in general, a via first scheme in which the most advantageous via hole in terms of photo mask alignment is formed first, and then a trench is formed to form a dual damascene pattern. (Via First Scheme) is used.

상술한 비아 퍼스트 스킴에서 비아 홀과 트랜치를 형성하기 위해서는 플라즈마를 이용한 층간 절연막 식각공정을 수행하게 된다. 하지만 플라즈마를 이용한 식각공정에서는 플라즈마 형성이 불안정할 경우, 소자(층간 절연막)에 플라즈마 데미지(Plasma Damage)를 유발하게 되어 소자특성을 악화시키는 결과를 초래하게 된다. 또한 에칭공정 진행을 위하여 각 에칭 공정마다 필름(Film)증착, 포토마스크(Phot mask), 포토레지스트 스트립(Photo resist strip) 및 크리닝(Cleaning)공정이 필요함으로 공정 스텝(Step)이 증가하게 된다.In the above-described via first scheme, in order to form a via hole and a trench, an interlayer insulating layer etching process using plasma is performed. However, in the plasma etching process, when plasma formation is unstable, plasma damage may occur to the device (interlayer insulating film), resulting in deterioration of device characteristics. In addition, in order to proceed with the etching process, a film deposition process, a photo mask, a photo resist strip, and a cleaning process are required for each etching process, thereby increasing the process step.

또한, 트랜치 식각공정에 의해 비아 홀 하부의 베리어층이 식각되는 것을 방지하기 위해, 식각방지층으로 유기 BARC 및 레지스트를 이용하여 비아 홀을 매립하게 된다. 하지만, 비아 홀 패턴 밀도차에 의해 비아 홀 내부에 매립되는 식각 방지층의 높이가 각각의 비아 홀 마다 달라진다. 이로 인해 트랜치 식각을 실시하게 되면 트랜치 패턴이 왜곡되기 쉽고 식각조건을 설정하기가 어렵다. In addition, in order to prevent the barrier layer under the via hole from being etched by the trench etching process, the via hole is filled with organic BARC and a resist as an etch stop layer. However, the height of the etch stop layer embedded in the via hole is changed for each via hole due to the difference in the via hole pattern density. As a result, when the trench is etched, the trench pattern is easily distorted and it is difficult to set the etching conditions.

일반적으로 메탈라인(Metal line)을 형성하기 위하여 트랜치 식각시 식각 정지층과 층간 절연막(SiO2)의 선택비를 높이기 위해 식각 정지층으로는 Si3N4를 사용한다. 하지만 층간 절연막의 유전상수는 약 4 인데 비해 Si3N4는 유전상수가 약 7로써 식각 정지층이 층간 절연막보다 높은 유전율을 가지게 된다. 이로 인해 인터 커패시턴스(Inter Capacitance)가 증가되어 디바이스 특성을 악화시킨다.
In general, Si 3 N 4 is used as the etch stop layer to increase the selectivity between the etch stop layer and the interlayer insulating layer (SiO 2 ) during the trench etching to form a metal line. However, the dielectric constant of the interlayer insulating film is about 4, whereas Si 3 N 4 has a dielectric constant of about 7, and the etch stop layer has a higher dielectric constant than the interlayer insulating film. This results in increased intercapacitance, degrading device characteristics.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 절연막 형성 시 플라즈마를 이용하지 않고 네거티브 포토레지스트를 사용하여 비아 및 트랜지 마스크 공정을 진행하여 절연막이 형성되는 부분을 개방하고, 상기 개방된 영역에만 선택적 LPD 방법으로 절연막을 증착하고, 폴리머 계열의 저유전율의 절연막을 증착하여 듀얼 다마신 패턴을 형성함으로써 플라즈마에 의한 데미지를 방지할 수 있고, 트랜치 형성을 위한 식각 방지층을 형성하지 않음으로써 공정의 단순화, 기생정전용량을 감소 및 소자의 스피드(Device Speed)를 향상시킬 수 있는 반도체 소자의 메탈 라인 형성 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problem, the present invention proceeds via and transistor mask processes using a negative photoresist without using plasma to form an insulating film, thereby opening portions where the insulating film is formed, and selectively selecting only the opened regions. By depositing an insulating film by LPD method, and depositing a polymer-based low dielectric constant insulating film to form a dual damascene pattern to prevent damage by plasma, and simplifying the process by not forming an etch stop layer for trench formation, It is an object of the present invention to provide a method for forming a metal line of a semiconductor device capable of reducing parasitic capacitance and improving device speed.

상기의 기술적 과제를 달성하기 위한 본 발명은 제 1 메탈라인이 형성된 하지층 상에 베리어층을 형성하는 단계와, 상기 베리어층 상부에 네거티브 포토레지스트를 증착한 다음 목표로 하는 비아 홀과 동일한 형상과 크기를 갖는 네거티브 포토레지스트 패턴을 형성하여 상기 베리어층의 일부를 노출하는 단계와, 상기 노출된 베리어층 상부에 선택적 LPD 방법을 이용하여 제 1 층간 절연막을 증착하는 단계와, 상기 네거티브 포토레지스트 패턴을 제거하여 비아 홀을 형성하는 단계와, 전체구조 상부에 제 2 층간 절연막과 하드마스크 층을 순차적으로 형성하는 단계와, 패터닝 공정을 실시하여 상기 하드 마스크 층과 제 2 층간 절연막의 일부를 순차적으로 제거함으로써 트랜치를 형성하는 단계 및 상기 비아 홀 하부의 상기 베리어층을 제거한 다음 제 2 메탈라인을 형성하여 듀얼 다마신 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법을 제공한다.
According to an aspect of the present invention, a barrier layer is formed on a base layer on which a first metal line is formed, and a negative photoresist is deposited on the barrier layer. Forming a negative photoresist pattern having a size to expose a portion of the barrier layer, depositing a first interlayer insulating film on the exposed barrier layer by using a selective LPD method, and forming the negative photoresist pattern. Removing vias to form via holes, sequentially forming a second interlayer insulating film and a hard mask layer over the entire structure, and performing a patterning process to sequentially remove portions of the hard mask layer and the second interlayer insulating film. Thereby forming a trench and removing the barrier layer under the via hole, followed by a second It provides a method for forming a metal line of a semiconductor device comprising the step of forming a metal line to form a dual damascene pattern.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하 도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and the scope of the invention to those skilled in the art. It is provided for complete information. Like numbers refer to like elements in the figures.

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 메탈라인 형성 방법을 설명하기 위한 단면도들이다.1A to 1I are cross-sectional views illustrating a method of forming a metal line of a semiconductor device according to the present invention.

도 1a를 참조하면, 제 1 메탈라인(12)이 형성된 하지층(10) 상부에 베리어층(14)을 증착한다. 이때, 베리어층(14)은 질화막을 약 500Å의 두께로 증착하여 형성한다.Referring to FIG. 1A, the barrier layer 14 is deposited on the base layer 10 on which the first metal line 12 is formed. At this time, the barrier layer 14 is formed by depositing a nitride film with a thickness of about 500 GPa.

베리어층(14) 상부에 비아 레벨(Via Level)의 절연막을 형성하기 위하여 네거티브 포토레지스트를 도포한 다음 패터닝 공정을 실시하여 비아 홀이 형성되는 지역의 네거티브 포토레지스트만을 잔류시키는 네거티브 포토레지스트 패턴(16)을 형성한다. 구체적으로, 회전 도포방식을 이용하여 5000 내지 6000Å의 두께의 네거티브 포토레지스트를 도포한다. 다음으로 비아 마스크를 이용한 노광과 현상 공정을 실시하여 비아 홀(20)이 형성될 영역에만 포토레지스트를 잔류시키고 나머지 영역의 베리어층(14)을 개방하는 네거티브 포토레지스트 패턴(16)을 형성한다. 일반적으로 포토레지스트 물질은 후속 식각공정을 수행하지 않고, 분자 무게(Molecular Weight)가 작아 마스크의 모서리 부분이 거칠어지는 현상을 최소화할 수 있다.A negative photoresist pattern 16 is formed by applying a negative photoresist to form an insulating layer having a via level on the barrier layer 14 and then performing a patterning process to leave only the negative photoresist in a region where via holes are formed. ). Specifically, a negative photoresist having a thickness of 5000 to 6000 mm is applied by using a rotary coating method. Next, an exposure and development process using a via mask is performed to form a negative photoresist pattern 16 that retains the photoresist only in the region where the via hole 20 is to be formed and opens the barrier layer 14 in the remaining region. In general, the photoresist material does not perform a subsequent etching process, and the molecular weight is small, so that the edge of the mask may be minimized.

도 1b를 참조하면, 네거티브 포토레지스트 패턴(16)에 의해 노출된 베리어층(14) 상부에 선택적 LPD(Liquid Phase Deposition)방법을 이용하여 제 1 층간 절연막(18)을 형성한다. 구체적으로, 붕산(Boric Acid; H3BO3)이 첨가된 25 내 지 35℃ 온도의 과포화된 플루오르화 규산(Hydrofluosilicic Acid; H2SiF6) 수용액에 상기 네거티브 포토레지스트 패턴(16)이 형성된 기판을 침적하여 네거티브 포토레지스트 패턴(16)이 형성되지 않고 노출된 베리어층(14) 상부에 선택적으로 4000 내지 5000Å두께의 제 2 층간 절연막(18)을 증착한다. 실리콘 이산화물(Silicon Dioxide)의 LPD 메커니즘은 다음과 같다. Referring to FIG. 1B, the first interlayer insulating layer 18 is formed on the barrier layer 14 exposed by the negative photoresist pattern 16 by using a selective liquid phase deposition (LPD) method. Specifically, the substrate on which the negative photoresist pattern 16 is formed is deposited on a supersaturated aqueous solution of hydrofluoric silicic acid (H 2 SiF 6) at a temperature of 25 to 35 ° C. to which boric acid (H 3 BO 3 ) is added. A second interlayer insulating film 18 having a thickness of 4000 to 5000 kPa is selectively deposited on the exposed barrier layer 14 without forming the negative photoresist pattern 16. The LPD mechanism of Silicon Dioxide is as follows.

H2SiF6 + 2H2O <-> SiO2 + HFH 2 SiF 6 + 2 H 2 O <-> SiO 2 + HF

H3BO3 + 4Hf <-> BF4- + H3O+ + 2H2OH 3 BO 3 + 4 Hf <-> BF 4- + H 3 O + + 2H 2 O

즉, H2SiF6에 2H2O를 첨가하게 되면 SiO2와 HF가 생성된다. 이로써 SiO2는 노출된 베리어층 상부에 층착된다. 한편, SiO2와 너거티브 포토레지스트 패턴을 식각할 수 있는 HF를 분해하기 위해 H3BO3을 상기 H2SiF6에 20 내지 30 wt%정도 첨가하면 포토레지스트의 선택비 및 증착 속도가 높아진다. 이로써, 플라즈마에 의한 방법이 아닌 상온에서 침적 방법에 의해 제 1 층간 절연막(18)을 증착함으로써 플라즈마에 의한 데미지 발생을 방지할 수 있다. That is, when 2H 2 O is added to H 2 SiF 6 , SiO 2 and HF are generated. As a result, SiO 2 is deposited on top of the exposed barrier layer. Meanwhile, when H 3 BO 3 is added to the H 2 SiF 6 in an amount of about 20 to 30 wt% to decompose HF capable of etching SiO 2 and the negative photoresist pattern, the selectivity and deposition rate of the photoresist are increased. As a result, it is possible to prevent damage caused by plasma by depositing the first interlayer insulating film 18 by the deposition method at room temperature and not by the plasma method.

도 1c를 참조하면, 바이어스드 O2 플라즈마(Biased O2 Plasma)를 이용하여 네거티브 포토레지스트 패턴(16)을 제거하여 비아 홀(20)을 형성하고, 동시에 바이어스 파워(Bias Power)에 의한 스퍼터링(Sputtering) 효과를 크게 하여 비아 홀(20) 상단부에 간면(Faceting)을 유발(즉, 비아 홀(20) 상부의 제 1 층간 절연막(18)의 일부를 식각)한다(도 1c의 A참조). 구체적으로, 100 내지 200mT의 압력, 1800 내지 2000와트의 소스 파워(Source Power)와 300 내지 500와트의 바이어스 파워(Bias Power)를 가한 상태에서 200 내지 300sccm의 O2를 이용하여 네거티브 포토레지스트 패턴(16)을 제거한다. 이로써, 비아 홀(20) 상단부에 간면(즉, 굴곡을 유발시킴)을 유발함으로써 후속 공정의 스텝 커버리지를 향상할 수 있어 비하 저항을 개선할 수 있다. 또한 비아 홀(20) 형성을 위한 고선택비의 식각공정 및 폴리머를 제거하기 위한 세정공정을 수행하지 않게 됨으로써 공정의 단순화를 가져올 수 있다. 상술한 식각공정과 세정공정을 실시하지 않음으로써, 유전율이 높은 식각 정지층(Si3N4<k=~7.0>, SiC<k=4.5>)을 형성하지 않음으로써, 인터 커패시턴스 증가에 따른 소자 특성 악화를 막을 수 있다. 상술한 네거티브 포토레지스트 패턴과 선택적 LPD 증착 방법은 종래의 층간 절연막을 형성한 다음 층간 절연막의 일부를 제거하여 비아 홀을 형성하던 기술과 달리 비아 홀이 형성될 영역에 네거티브 포토레지스트 패턴(비아 홀이 될 영역)을 형성한 다음 네거티브 포토레지스트 패턴 사이에 선택적 LPD 방법을 이용하여 층간 절연막을 형성하는 기술이다.Referring to Figure 1c, Biased O 2 sputtering by plasma by using the (Biased O 2 Plasma) forming a negative photoresist pattern via-holes 20 to remove 16, and at the same time, the bias power (Bias Power) ( The sputtering effect is increased to cause faceting in the upper end of the via hole 20 (that is, etching a part of the first interlayer insulating film 18 over the via hole 20) (see A of FIG. 1C). Specifically, a negative photoresist pattern (200 to 300 sccm O 2 ) is applied under a pressure of 100 to 200 mT, a source power of 1800 to 2000 watts, and a bias power of 300 to 500 watts. 16) Remove. As a result, the step coverage of the subsequent process may be improved by causing an interfacial surface (that is, causing bending) at the upper end of the via hole 20, thereby improving the drop resistance. In addition, since the high selectivity etching process for forming the via holes 20 and the cleaning process for removing the polymer are not performed, the process may be simplified. By not performing the above-described etching process and cleaning process, the etch stop layer (Si 3 N 4 <k = ~ 7.0>, SiC <k = 4.5>) having high dielectric constant is not formed, thereby increasing the device capacitance. It can prevent the deterioration of characteristics. In the above-described negative photoresist pattern and selective LPD deposition method, a negative photoresist pattern (via hole may To form an interlayer insulating film between the negative photoresist pattern using a selective LPD method.

도 1d를 참조하면, 비아 홀(20)이 형성된 전체 구조 상부에 저 유전율 특성을 갖는 상부 메탈 레벨의 제 2 층간 절연막(22)을 형성한다. 구체적으로, 제 2 층간 절연막(22)은 2.2 내지 2.8 정도의 유전율을 갖는 물질로써, 유기계 절연막인 폴리머 계열의 SiLK 및 BCB와 같은 물질을 회전도포 방법으로 비아홀(20)을 완전히 매립하고, 상부 메탈의 두께와 동일한 4000 내지 5000Å의 두께로 도포하여 형성한 다. 큐어링 공정을 실시하여 제 2 층간 절연막(22) 내부의 조직을 재배열한다. 이로써, 메탈과 메탈 사이에 저유전율 특성을 갖는 제 2 층간 절연막(22)을 형성함으로써 메탈 사이에서 발생하는 인트라 커패시턴스(Intra Capacitance)를 줄일 수 있다. Referring to FIG. 1D, a second interlayer insulating layer 22 having an upper metal level having low dielectric constant is formed on the entire structure in which the via hole 20 is formed. Specifically, the second interlayer insulating layer 22 is a material having a dielectric constant of about 2.2 to 2.8, and completely fills the via hole 20 with a rotation coating method of a material such as polymer-based SiLK and BCB, which is an organic insulating layer, and the upper metal. It is formed by applying to a thickness of 4000 to 5000Å equal to the thickness of. A curing process is performed to rearrange the structure inside the second interlayer insulating film 22. As a result, an intra capacitance generated between the metals can be reduced by forming the second interlayer insulating film 22 having the low dielectric constant between the metal and the metal.

도 1e를 참조하면, 제 2 층간 절연막(22) 상부에 이를 보호하기 위한 하드 마스크 층(Hard Mask; 24)을 형성한다. 구체적으로, 하드 마스크 층(24)은 PE-CVD(Plasma Enhanced Chemical Vaper Deposition) 방법을 이용하여 1000 내지 2000Å의 두께의 산화막으로 형성한다.Referring to FIG. 1E, a hard mask layer 24 is formed on the second interlayer insulating layer 22 to protect it. Specifically, the hard mask layer 24 is formed of an oxide film having a thickness of 1000 to 2000 GPa using a PE-CVD (Plasma Enhanced Chemical Vaper Deposition) method.

전체 구조 상부에 포지티브 포토레지스트를 도포한 다음 트랜치 형성용 마스크를 이용한 노광과 현상 공정을 실시하여 비아 홀(20) 상부에 형성될 트랜치 영역을 개방하는 포지티브 포토레지스트 패턴(26)을 형성한다. A positive photoresist is applied over the entire structure, followed by exposure and development using a trench forming mask to form a positive photoresist pattern 26 that opens the trench region to be formed on the via hole 20.

도 1f를 참조하면, 포지티브 포토레지스트 패턴(26)을 식각 마스크로 하는 하드 마스크 층(24) 제거를 위한 식각 공정을 실시하여 하드 마스크 층(24)을 제거한다. 구체적으로, 하드 마스크 층(24)을 제거하기 위하여 1E10 내지 1E11/㎤의 미디엄 이온 덴시티를 갖는 장비를 이용하여 50 내지 70mT의 압력, 1500 내지 1800와트의 소스 파워와 1200 내지 1500와트의 바이어스 파워하에서, 10 내지 20sccm의 CHF3 가스, 50 내지 80sccm의 CF4 가스, 10 내지 20sccm의 O2 가스와 400 내지 600sccm의 Ar 가스를 주입하여 제거한다. Referring to FIG. 1F, an etching process for removing the hard mask layer 24 using the positive photoresist pattern 26 as an etching mask is performed to remove the hard mask layer 24. Specifically, a pressure of 50 to 70 mT, a source power of 1500 to 1800 watts and a bias power of 1200 to 1500 watts using a device having a medium ion density of 1E10 to 1E11 / cm 3 to remove the hard mask layer 24 10 to 20 sccm of CHF 3 gas, 50 to 80 sccm of CF 4 gas, 10 to 20 sccm of O 2 gas and 400 to 600 sccm of Ar gas are removed by injection.

도 1g를 참조하면, 제 2 층간 절연막(22) 제거를 위한 식각 공정을 실시하여 제 2 층간 절연막(22)을 제거함으로써, 트랜치(28)를 형성하고, 비아 홀(20)을 노출 시킨다. 이때, 제 2 층간 절연막(22)을 제거하기 위해서 O2 플라즈마 만을 이용한 식각공정을 실시하면, 트랜치(22) 측벽의 제 2 층간 절연막(22)이 산소계 활성종에 의해 산화되어 침식층(Degradation Layer)이 형성되며, 이방성 확보를 위해 높은 입사 이온 에너지가 필요하기 때문에 하드 마스크 층(24)이 후퇴되는 단점이 있다. 또한, O2 대신에 N2 가스를 이용하여 식각공정을 실시하면, 식각공정 후의 측벽이 산화될 염려는 없어지고, 플라즈마 중의 활성종과 유기막의 반응성은 낮기 때문에 이방성 가공에 높은 이온 에너지도 필요하지 않으며, 식각 공정시 하드 마스크 층(24)이 침식(Erosion)되는 현상도 발생하지 않는 장점이 있다. 하지만, N2가스를 이용한 식각공정은 식각율이 늦다는 단점이 있다. 따라서, 상술한 문제점을 해결하기 위하여 O2 및 N2 가스에 H2 또는 NH3 가스를 첨가함으로써, 상술한 문제점들을 해결할 수 있다. 즉, O2/N2/NH3 또는 N2/H2 혼합가스의 화학적 반응을 이용하여 저유전율의 제 2 층간 절연막(22)을 식각하여 하드 마스크 층(24) 및 제 2 층간 절연막(22)에 손상을 주지 않고 트랜치(28)를 형성할 수 있다. 또한 제 2 층간 절연막(22)과 제 1 층간 절연막(18)과의 식각 선택비가 15 : 1 내지 25 : 1인 조건에서 식각을 실시하여 제 2 층간 절연막(22) 제거시 제 1 층간 절연막(18)이 식각되는 것을 방지한다. Referring to FIG. 1G, a trench 28 is formed and the via hole 20 is exposed by performing an etching process for removing the second interlayer insulating layer 22 to remove the second interlayer insulating layer 22. In this case, when an etching process using only O 2 plasma is performed to remove the second interlayer insulating layer 22, the second interlayer insulating layer 22 on the sidewalls of the trench 22 is oxidized by oxygen-based active species to erode the layer. ) Is formed and the hard mask layer 24 is retracted because high incident ion energy is required to secure anisotropy. In addition, if the etching process is performed using N 2 gas instead of O 2 , there is no fear of oxidizing the sidewalls after the etching process, and since the reactivity between the active species and the organic film in the plasma is low, high ion energy is not required for anisotropic processing. In addition, there is an advantage that the phenomenon that the hard mask layer 24 is eroded during the etching process does not occur. However, the etching process using N 2 gas has a disadvantage that the etching rate is slow. Therefore, the above problems can be solved by adding H 2 or NH 3 gas to the O 2 and N 2 gases in order to solve the above problems. In other words, the second dielectric interlayer 22 having low dielectric constant is etched by using a chemical reaction of O 2 / N 2 / NH 3 or N 2 / H 2 mixed gas to form the hard mask layer 24 and the second interlayer dielectric 22. Trench 28 may be formed without damaging the trench. Further, when the second interlayer insulating layer 22 is removed by etching by etching under the condition that the etching selectivity between the second interlayer insulating layer 22 and the first interlayer insulating layer 18 is 15: 1 to 25: 1, the first interlayer insulating layer 18 ) Is etched away.

상술한 바와 같은 식각 조건으로 식각을 실시하면 Si3N4 또는 SiC와 같은 높 은 유전율의 식각 정지층을 형성하지 않음으로써, 공정 단순화를 할 수 있고, 인터 커패시턴스(Inter Capacitance)를 줄일 수 있다. 또한 제 2 층간 절연막(22) 제거시 포지티브 포토레지스트 패턴(26)도 함께 제거됨으로써 별도의 레지스트 스트림(Strip) 공정을 수행하지 않아도 된다. If etching is performed under the above-described etching conditions, a high dielectric constant etch stop layer such as Si 3 N 4 or SiC may not be formed, thereby simplifying the process and reducing intercapacitance. In addition, since the positive photoresist pattern 26 is also removed when the second interlayer insulating layer 22 is removed, a separate resist stream process may not be performed.

도 1h를 참조하면, 하부의 제 1 메탈라인(12)과의 연결을 위해 비아 홀(20) 하부의 베리어층(14)을 플라즈 건식 식각방법을 이용한 전면식각을 실시하여 제거한다. Referring to FIG. 1H, the barrier layer 14 under the via hole 20 is removed by performing a front etching using a plasma dry etching method to connect the lower first metal line 12.

구체적으로, 베리어층(14)을 제거하기 위한 전면식각 공정은 베리어층(14)과 제 1 및 제 2 층간 절연막(18 및 22)과의 식각 선택비가 1.5 : 1 내지 2 : 1 인 식각조건과 제 1 메탈라인(12)이 노출되었을 때 백 스퍼터링(Back Sputtering)에 의한 메탈베일(Veil)을 최소화하는 식각조건으로 실시한다. Specifically, the entire surface etching process for removing the barrier layer 14 may include etching conditions in which the barrier selectivity of the barrier layer 14 and the first and second interlayer insulating layers 18 and 22 is 1.5: 1 to 2: 1. When the first metal line 12 is exposed, etching is performed to minimize metal veils due to back sputtering.

식각 장비로는 미디엄 이온 덴시티(Medium ion density)가 1E10 내지 1E11/㎤을 갖는 장비를 사용하여, 50 내지 70mT의 압력, 800 내지 1200와트의 소스파워와 200 내지 300와트의 바이어스 파워를 가한 상태에서 수행된다. 공급가스로는 50 내지 80sccm의 CF4, 10 내지 20sccm의 CHF3, 10 내지 20sccm의 O2 및 400 내지 600sccm의 Ar을 사용하여 식각을 실시한다. As the etching equipment, a device having a medium ion density of 1E10 to 1E11 / cm 3 was applied at a pressure of 50 to 70 mT, a source power of 800 to 1200 watts, and a bias power of 200 to 300 watts. Is performed in The feed gas is etched using 50 to 80 sccm of CF 4 , 10 to 20 sccm of CHF 3 , 10 to 20 sccm of O 2, and 400 to 600 sccm of Ar.

도 1i를 참조하면, 상술한 식각공정시 발생하는 폴리머를 제거하기 위한 세정공정을 실시한 다음 금속의 확산을 방지하는 얇은 장벽층(미도시)을 형성한다. 전체 구조 상부에 메탈층을 증착한 다음 하드 마스크 층(24)을 정치층으로 하는 CMP 공정을 실시하여 제 2 메탈라인(30)을 형성함으로써 듀얼 다마신 패턴을 형성한다.
Referring to FIG. 1I, a thin barrier layer (not shown) is formed to perform a cleaning process for removing the polymer generated during the etching process and then to prevent metal diffusion. A dual damascene pattern is formed by forming a second metal line 30 by depositing a metal layer on the entire structure and then performing a CMP process using the hard mask layer 24 as a stationary layer.

상술한 바와 같이, 본 발명은 선택적 LPD공정 및 네거티브 포토레지스트를 이용하여 층간 절연막과 비아 홀을 형성하고, 저유전율의 절연막을 이용하여 트랜치를 형성함으로써 플라즈마를 이용한 층간 절연막 증착, 식각 및 세정공정의 단계를 줄임으로 인해 공정의 단순화와 플라즈마 데이지 발생을 제거할 수 있고, 메탈과 메탈의 인트라 커패시턴스를 줄일 수 있으며, 이로인해 소자의 속도를 향상할 수 있다. As described above, the present invention forms an interlayer insulating film and a via hole using a selective LPD process and a negative photoresist, and forms a trench using an insulating film having a low dielectric constant to form an interlayer insulating film deposition, etching and cleaning process using plasma. Reducing the steps can simplify the process and eliminate plasma daisy generation, reduce metal and metal intracapacitance, and improve device speed.

또한, 식각 정지층 형성 공정이 수행되지 않음으로 인해 공정 단순화를 할 수 있다. In addition, since the etch stop layer forming process is not performed, the process can be simplified.

또한, 듀얼 다마신 패턴간의 밀집도차에 의한 듀얼 다마신 패턴의 형상이 왜곡되는 현상을 방지할 수 있다.In addition, the phenomenon in which the shape of the dual damascene pattern is distorted due to the difference in density between the dual damascene patterns can be prevented.

또한, 비아 식각시 종횡비를 낮게 함으로써 식각조건 설정을 유리하게 할 수 있다. In addition, setting the etching conditions may be advantageous by lowering the aspect ratio during via etching.

또한, 비아 홀 형성 후 비아 홀의 상단부를 간면으로 형성시킴으로써 비하저항을 개선할 수 있다. In addition, the drop resistance can be improved by forming the upper end portion of the via hole into an interfacial surface after the via hole is formed.

또한 층간 절연막보다 높은 유전율의 식각 정지층을 형성하지 않음으로써 기생정전용량을 감소시킬 수 있다.In addition, the parasitic capacitance can be reduced by not forming an etch stop layer having a higher dielectric constant than the interlayer insulating film.

Claims (8)

제 1 메탈라인이 형성된 하지층 상에 베리어층을 형성하는 단계;Forming a barrier layer on the base layer on which the first metal line is formed; 상기 베리어층 상부에 네거티브 포토레지스트를 증착한 다음 목표로 하는 비아 홀과 동일한 형상과 크기를 갖는 네거티브 포토레지스트 패턴을 형성하여 상기 베리어층의 일부를 노출하는 단계;Depositing a negative photoresist on the barrier layer and then exposing a portion of the barrier layer by forming a negative photoresist pattern having the same shape and size as a target via hole; 상기 노출된 베리어층 상부에 선택적 LPD 방법을 이용하여 제 1 층간 절연막을 증착하는 단계;Depositing a first interlayer insulating film on the exposed barrier layer using a selective LPD method; 상기 네거티브 포토레지스트 패턴을 제거하여 비아 홀을 형성하는 단계;Removing the negative photoresist pattern to form via holes; 전체구조 상부에 제 2 층간 절연막과 하드마스크 층을 순차적으로 형성하는 단계;Sequentially forming a second interlayer insulating film and a hard mask layer on the entire structure; 패터닝 공정을 실시하여 상기 하드 마스크 층과 제 2 층간 절연막의 일부를 순차적으로 제거함으로써 트랜치를 형성하는 단계; 및Performing a patterning process to sequentially form portions of the hard mask layer and the second interlayer dielectric to form trenches; And 상기 비아 홀 하부의 상기 베리어층을 제거한 다음 제 2 메탈라인을 형성하여 듀얼 다마신 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.Removing the barrier layer under the via hole and forming a second damascene pattern to form a dual damascene pattern. 제 1 항에 있어서, The method of claim 1, 상기 선택적 LPD 방법은 붕산(H3BO3)이 첨가된 25 내지 35℃ 온도의 과포화된 플루오르화 규산(H2SiF6) 수용액에 상기 네거티브 포토레지스트 패턴이 형성된 기판을 침적하여 상기 네거티브 포토레지스트 패턴이 형성되지 않고 노출된 영역 상부에 선택적으로 상기 제 1 층간 절연막을 증착하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.In the selective LPD method, a negative photoresist pattern is formed by depositing a substrate on which the negative photoresist pattern is formed in a supersaturated fluorinated silicic acid (H 2 SiF 6 ) solution at a temperature of 25 to 35 ° C. to which boric acid (H 3 BO 3 ) is added. Selectively depositing the first interlayer insulating layer on the unexposed regions without being formed. 제 2 항에 있어서, The method of claim 2, 상기 플루오르화 규산 수용액 내에 상기 붕산이 20 내지 30wt% 첨가되는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.20 to 30 wt% of the boric acid is added to the aqueous solution of fluorinated silicic acid. 제 1 항에 있어서, The method of claim 1, 상기 제 2 층간 절연막은 폴리머 계열의 저 유전물질인 SiLK 및 BCB를 회전 도포방법으로 4000 내지 5000Å의 두께로 증착하되, 비아 홀이 완전히 매립도록하는 것을 특징으로 하는 반도체 소자의 메탈라인 형성 방법.The second interlayer insulating layer is a method of forming a metal line of the semiconductor device, characterized in that to deposit a silicon-based low dielectric materials SiLK and BCB to a thickness of 4000 to 5000Å by a rotary coating method, the via hole is completely filled. 제 1 항에 있어서, The method of claim 1, 상기 제 2 층간 절연막은 O2/N2/NH3 또는 N2/H2 혼합가스의 화학적 반응을 이용하여 제거되고, 제 2 층간 절연막과 제 1 층간 절연막과의 식각 선택비가 15 : 1 내지 25 : 1인 식각조건에서 제거되는 것을 특징으로 하는 반도체 소자의 메탈라인 형성 방법.The second interlayer insulating film is removed using a chemical reaction of O 2 / N 2 / NH 3 or N 2 / H 2 mixed gas, and the etching selectivity ratio of the second interlayer insulating film and the first interlayer insulating film is 15: 1 to 25. : Method for forming a metal line of a semiconductor device, characterized in that removed under an etching condition of 1. 제 1 항에 있어서, The method of claim 1, 상기 비아 홀 상부에 O2 플라즈마를 이용하여 간면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.And forming an interfacial surface using an O 2 plasma on the via hole. 제 1 항에 있어서, The method of claim 1, 상기 비아 홀 하부의 상기 베리어층 제거는 상기 베리어층과 상기 제 1 및 제 2 층간 절연막과의 식각 선택비가 1.5 : 1 내지 2 : 1 인 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.Removing the barrier layer below the via hole, wherein an etch selectivity between the barrier layer and the first and second interlayer insulating layers is 1.5: 1 to 2: 1. 제 1 항에 있어서, The method of claim 1, 상기 비아홀 하부의 상기 베리어층 제거는 미디엄 이온 덴시티가 1E10 내지 1E11/㎤인 장비를 사용하여, 50 내지 70mT의 압력, 800 내지 1200와트의 소스파워와 200 내지 300와트의 바이어스 파워를 가한 상태에서50 내지 80sccm의 CF4가스, 10 내지 20sccm의 CHF3가스, 10 내지 20sccm의 O2가스 및 400 내지 600sccm의 Ar가스를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.The barrier layer under the via hole is removed using a device having a medium ion density of 1E10 to 1E11 / cm 3, under a pressure of 50 to 70 mT, a source power of 800 to 1200 watts, and a bias power of 200 to 300 watts. Method for forming a metal line of a semiconductor device, characterized in that the removal using 50 to 80sccm CF 4 gas, 10 to 20sccm CHF 3 gas, 10 to 20sccm O 2 gas and 400 to 600sccm Ar gas.
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