KR100436196B1

KR100436196B1 - 전류원 회로

Info

Publication number: KR100436196B1
Application number: KR10-2001-0056990A
Authority: KR
Inventors: 이께하시다미오
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-09-28
Filing date: 2001-09-15
Publication date: 2004-06-16
Also published as: US20020042176A1; US6600303B2; JP2002108468A; KR20020025690A; TW516211B

Abstract

제1 전류원으로부터 제1 단자를 통해, 소정의 전압-전류 특성을 갖는 소자를 포함하는 제1 회로에 제1 전류를 공급하는 제1 전류 경로와, 상기 제1 전류원과 동일한 전류 공급 능력을 갖는 제2 전류원으로부터 제2 단자를 통하여, 상기 제1 회로 소자의 전압-전류 특성과는 다른 전압-전류 특성을 갖고, 양쪽 특성 곡선이 어떤 전압, 전류값에서 교차하는 소자를 포함하는 제2 회로에 제2 전류를 공급하는 제2 전류 경로를 갖는 전류원 회로이다. 전류원 회로는 또한, 상기 제1 단자에 접속되어 상기 제1 단자로부터 전류를 인출하는 제3 회로와, 상기 제2 단자에 접속되어 상기 제2 단자로부터 상기 제3 회로와 동일한 값의 전류를 인출하는 제4 회로를 포함하고, 상기 제3, 제4 회로에 의해 상기 제1, 제2 전류가 같아지도록 각각 상기 제1, 제2 단자로부터 과잉 전류가 인출된다.

Description

전류원 회로{CURRENT SOURCE CIRCUIT}

본 발명은 반도체 장치에 탑재되는 전류원 회로에 관한 것이다.

종래부터, 연산 증폭기 등의 전류원에 적용되는 도 1에 도시한 바와 같은 전류원 회로가 알려져 있다(예를 들면, P. R. 그레이, R. G. 메이어 공저 「초 LSI 설계자를 위한 아날로그 집적 회로 설계 기술」(하), 1990. p. 307-308 참조). 이 전류원 회로는 스타트 업용 트랜지스터 QN15를 온으로 하여, 전류 미러 회로를 구성하는 PMOS 트랜지스터 QP11, QP12, QP13의 게이트 전위를 강제적으로 저레벨로내림으로써 안정 동작 상태가 된다.

PMOS 트랜지스터 QP11, QP12는 전류 미러를 구성하고 있다. 따라서 이들을 동일한 치수라고 하면, 안정 상태에서 PMOS 트랜지스터 QP12로부터 NMOS 트랜지스터 QN12 및 저항 R11에 공급되는 전류와 PMOS 트랜지스터 QP11로부터 NMOS 트랜지스터 QN11 및 다이오드 D11에 공급되는 전류가 동일해진다. 또한 PMOS 트랜지스터 QP13, QP12를 동일한 치수라고 하면, PMOS 트랜지스터 QP13에 의해 NMOS 트랜지스터 QN13에 공급되는 전류도 동일해진다.

또한, NMOS 트랜지스터 QN13과, 연산 증폭기 OP의 전류원 NMOS 트랜지스터 QN14가 전류 미러 회로를 구성하고 있기 때문에, 연산 증폭기 OP의 안정적인 전류원 회로가 구성되게 된다.

이와 같은 종래의 전류원 회로에서, PMOS 트랜지스터 QP11, NMOS 트랜지스터 QN11 및 다이오드 D11의 전류 경로에 주목하면, 안정적으로 동작하는 전원 전압 VCC의 최소값 VCCmin은 대략 하기 식으로 나타낸다.

여기서, Vtp는 PMOS 트랜지스터 QP11의 임계치 전압이고, Vf는 다이오드 D11의 순 바이어스 상태인 애노드 캐소드 간 전압(약 0.6V)이고, 0.3V는 NMOS 트랜지스터 QN11의 드레인·소스 간의 전압이다. 이 수학식 1로부터 PMOS 트랜지스터의 임계치 전압의 절대치가 크면, 전류원 회로의 안정 동작에 필요한 전원 전압 VCCmin이 커진다.

최근, 트랜지스터의 미세화에 따라, 반도체 기억 장치 등의 전원 전압은 저전압화가 진행되고 있다. 이와 같은 경향 중에서, 전류원 회로가 동작 가능한 최소 전원 전압 VCCmin은 상술된 바와 같이 PMOS 트랜지스터의 임계치 전압을 바꾸지 않는 한 변하지 않고 또한 다른 저전압화가 저해된다.

예를 들면, PMOS 트랜지스터의 임계치 전압을 Vtp=-1V로 하면, 수학식 1로부터, 전류원 회로의 최소 전원 전압 VCCmin은 약 1.9V가 된다. 따라서, 반도체 기억 장치의 전원을 1.8V 이하로는 내릴 수 없다. 반도체 기억 장치에 탑재되는 PMOS 트랜지스터의 임계치 전압(절대치)을 작게 하면 전류원 회로의 VCCmin을 내릴 수 있다.

그러나, 반도체 기억 장치에 탑재되는 PMOS 트랜지스터의 임계치 전압을 전체적으로 내리면, 차단 특성이 나빠지기 때문에, 반도체 기억 장치의 누설 전류가 커져서, 소비 전류의 사양을 만족하는 것이 어려워진다. 전류원 회로에 대해서만, PMOS 트랜지스터의 임계치 전압을 내리면, 누설 전류 증대를 억제하는 것은 가능하다. 그러나, 이와 같이 반도체 기억 장치 중에서 PMOS 트랜지스터를 별도로 만드는 것은 프로세스가 증가하기 때문에, 제조 비용의 증대로 이어진다.

따라서, PMOS 트랜지스터의 임계치 전압을 바꾸지 않고 보다 저전압으로 동작하는 전류원 회로가 바람직하다.

본 발명은 상기 사정을 고려하여 이루어진 것으로, 종래부터 저전압 전원으로 동작 가능한 전류원 회로를 제공하는 것을 목적으로 하고 있다.

본 발명은 제1 전류원으로부터 제1 단자를 통해, 소정의 전압-전류 특성을 갖는 소자를 포함하는 제1 회로에 제1 전류를 공급하는 제1 전류 경로와, 상기 제1 전류원과 동일한 전류 공급 능력을 갖는 제2 전류원으로부터 제2 단자를 통하여, 상기 제1 회로 소자의 전압-전류 특성과는 다른 전압-전류 특성을 가지며, 양쪽 특성 곡선이 어떤 전압, 전류값에서 교차하는 소자를 포함하는 제2 회로에 제2 전류를 공급하는 제2 전류 경로와, 상기 제1 단자에 접속되어 상기 제1 단자로부터 전류를 인출하는 제3 회로와, 상기 제2 단자에 접속되어 상기 제2 단자로부터 상기 제3 회로와 동일한 값의 전류를 인출하는 제4 회로를 포함하고, 상기 제3, 제4 회로는 상기 제1, 제2 전류가 같아지도록 각각 상기 제1, 제2 단자로부터 과잉 전류를 인출하는 전류원 회로를 제공한다.

또한, 본 발명은 제1 전류원으로부터 제1 단자를 통해, 제1 회로에 제1 전류를 공급하는 제1 전류 경로와, 상기 제1 전류원과 동일한 전류 공급 능력을 갖는 제2 전류원으로부터 제2 단자를 통해 제2 회로에 제2 전류를 공급하는 제2 전류 경로와, 상기 제1 단자에 접속되어 상기 제1 단자로부터 전류를 인출하는 제3 회로와, 상기 제2 단자에 접속되어 상기 제2 단자로부터 상기 제3 회로와 동일한 값의 전류를 인출하는 제4 회로를 포함하고, 상기 제3, 제4 회로는 상기 제1, 제2 전류가 같아지도록 상기 제1, 제2 단자로부터 과잉 전류를 인출하고, 상기 제1 및 제2 회로에 있어서 소스가 공통으로 상기 제1, 제2 전류원보다 전류 레벨이 낮은 제3 전류원에 접속되고, 게이트에 차동 신호가 입력되는 차동 트랜지스터쌍을 이용한 차동 증폭 회로를 제공한다.

도 1은 종래의 전류원 회로를 나타내는 도면.

도 2는 본 발명의 실시예에 따른 전류원 회로를 나타내는 도면.

도 3은 도 2의 전류원 회로의 각부 전압의 전원 의존성을 나타내는 도면.

도 4는 도 2의 전류원 회로의 각부 전류의 전원 전압 의존성을 나타내는 도면.

도 5a는 도 2의 전류원 회로의 전류 경로(2, 3)의 정전류를 얻기 위한 회로 소자의 변형예로서 다이오드 접속한 MOS 트랜지스터와 저항의 조합을 나타내는 도면.

도 5b는 도 5a에 도시한 MOS 트랜지스터와 저항의 각 전압-전류 특성을 나타내는 도면.

도 6a는 도 2의 전류원 회로의 전류 경로(2, 3)의 정전류를 얻기 위한 회로 소자의 변형예로서 다이오드 접속한 MOS 트랜지스터와 pn 접합 다이오드의 조합을 나타내는 도면.

도 6b는 도 6a에 도시한 MOS 트랜지스터와 다이오드의 각 전압-전류 특성을 나타내는 도면.

도 7은 다른 실시예에 따른 전류원 회로를 나타내는 도면.

도 8은 본 발명을 차동 증폭 회로에 적용한 실시예를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 기준 전류 생성 회로

2, 3 : 전류 경로

4 : 바이어스 회로

QP0 - QP3 : 전류원 PMOS 트랜지스터

R1, R2 : 저항

D : 다이오드

QN1 - QN4 : E형 NMOS 트랜지스터

QN5 - QN6 : I형 NMOS 트랜지스터

QN0 : D형 NMOS 트랜지스터

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 2는 본 발명의 실시예에 따른 전류원 회로를 나타내고 있다. 전류원 회로의 본체 부분은 PMOS 트랜지스터 QP1, QP2를 전류원 트랜지스터로 하는 2개의 전류 경로(2, 3)이다. 이들의 트랜지스터 QP1, QP2의 소스는 플러스측 전원(VCC) 단자에 접속되고, 드레인이 각각 단자 NG1, NG2에 접속되어 있다.

단자 NG1과 접지 전원(VSS) 간에 임계치 전압이 대략 제로인 진성(instrinsics: I)형 NMOS 트랜지스터 QN5와 저항 R2가 직렬로 접속되고, 단자 NG2와 VSS 단자 간에는 I형 NMOS 트랜지스터 QN6과 다이오드 D가 직렬로 접속되어 있다. NMOS 트랜지스터 QN5, QN6의 게이트는 공통으로 NMOS 트랜지스터 QN6의 드레인에 접속되어 전류 미러 회로가 구성되어 있다. NMOS 트랜지스터 QN5, QN6에 I형을 이용하고 있는 것은 이들에 의해 전압 강하가 없는 상태에서도 전류 미러로서 기능하도록 하기 위해서이다.

이들 두 개의 전류 경로(2, 3)의 전류원 트랜지스터 QP1, QP2는 동일한 치수로 동일한 전류 공급 능력을 갖지만, 그 게이트에 구동 전압을 제공하기 위해서 기준 전류 생성 회로(1)가 설치되어 있다. 기준 전류 생성 회로(1)는 소스가 VCC 단자에 접속되고, 게이트와 드레인을 공통 접속한 전류원 PMOS 트랜지스터 QP0을 가지고, 그 드레인과 VSS 단자 간에는 디플리션(depletion: D)형 NMOS 트랜지스터 QN0과 저항 R1이 직렬 접속되어 있다.

NMOS 트랜지스터 QN0의 게이트는 접지되어 있다. 이 NMOS 트랜지스터 QN0은후술하는 바와 같이, 전원 전압 VCC가 커졌을 때에 이 기준 전류 생성 회로(1)를 흐르는 전류 I1을 포화시키기 위해 이용되고 있다. 또한 이 기준 전류 생성 회로(1)의 전류 I1은 전류 경로(1, 2)의 안정 동작 상태의 전류 I2, I5보다 커지도록 저항 R1의 값이 설정된다.

기준 전류 생성 회로(1)의 PMOS 트랜지스터 QP0과, 그 드레인·게이트의 전압으로 구동되는 전류 경로(2, 3)의 PMOS 트랜지스터 QP1, QP2는 전류 미러 회로를 구성하고 있다. 따라서, 이들의 트랜지스터 치수를 동일하게 하면 기준 전류 생성 회로(1)에 흐르는 전류와 동일한 전류가 전류 경로(2, 3)에도 흐른다.

단지, 기준 전류 생성 회로(1)의 전류 I1은 상술한 바와 같이, 전류 경로(2, 3)가 안정적인 전류원 동작을 하고 있을 때의 전류 I2=I5(이 때, 저항 R2의 단자 NS1과 다이오드 D의 단자 NS2의 전압도 같다)보다도 크게 설정되어 있다.

그래서, 전류 경로(2, 3)의 단자 NG1, NG2에 전류원 PMOS 트랜지스터 QP1, QP2로부터 공급되는 전류 중, 안정 동작에 필요한 전류 I2, I5를 넘는 여분의 전류 I3, I4를 전류 경로(2, 3)로부터 인출하기 위한 회로로서 NMOS 트랜지스터 QN1, QN2가 설치되어 있다.

NMOS 트랜지스터 QN1, QN2는 동일한 치수의 인핸스먼트(enhancement: E)형 NMOS 트랜지스터이다. 한쪽의 NMOS 트랜지스터 QN1은 게이트와 드레인이 공통으로 단자 NG1에 접속되고, 소스가 VSS 단자에 접속되어 있다. 다른 쪽의 NMOS 트랜지스터 QN2는 게이트가 단자 NG1에 접속되고, 드레인이 단자 NG2에 접속되고, 소스가 VSS 단자에 접속되어 있다. 따라서 이들의 NMOS 트랜지스터 QN1, QN2는 전류 미러회로를 구성하고 있다.

이 전류원 회로로부터, 연산 증폭기 등에 공급하는 바이어스 출력 BIAS를 얻기 위해, 바이어스 회로(4)가 설치되어 있다. 이 바이어스 회로(4)는, PMOS 트랜지스터 QP0 ∼ QP2와 함께 전류 미러 회로를 구성하는 전류원 PMOS 트랜지스터 QP3를 갖고, 이 PMOS 트랜지스터 QP3의 드레인 단자인 BIAS 단자와 VSS 단자 간에 다이오드 접속된 E형 NMOS 트랜지스터 QN4가 설치되어 있다. 바이어스 단자 BIAS와 VSS 단자 간에는 또한, NMOS 트랜지스터 QN1, QN2와 함께 전류 미러 회로를 구성하는 NMOS 트랜지스터 QN3이 설치되어 있다.

PMOS 트랜지스터 QP3은 PMOS 트랜지스터 QP0 ∼ QP2와 동일한 치수로 한다. 또한 NMOS 트랜지스터 QN3은 NMOS 트랜지스터 QN1, QN2와 동일한 치수로 한다. 이 때, 이 바이어스 회로(4)에는 전류 경로(2, 3)와 동일한 전류가 흐른다. 즉, 안정 동작 상태에서, NMOS 트랜지스터 QN4에는 전류 경로(2, 3)의 전류 I2=I5와 동일한 전류가 흐르고, 전류원 PMOS 트랜지스터 QP3에 의해 공급되는 여분의 전류는 NMOS 트랜지스터 QN3에 의해 바이어스 단자 BIAS로부터 인출된다.

이와 같이 구성된 전류원 회로의 동작, 특히 전원 전압 의존성을 도 3, 도 4를 참조하면서 이하에 설명한다. 상술한 바와 같이 본 실시예에서는, 기준 전류 생성 회로(1)의 전류 I1은 전류 경로(2, 3)에서의 안정적인 전류원 동작에 필요한 전류보다 큰 전류가 흐르도록 저항 R1이 정해져 있다. 단지, 이 전류 I1은 고정밀도가 아니라 VCC에 의존하여 변화한다.

도 3은 전원 전압 VCC를 낮은 값으로부터 상승시켰을 때의 각 단자의 전압변화를 나타내고 있고, 도 4는 그 때의 각부의 전류 변화를 나타내고 있다. 전원 투입 시에 본 실시예의 전류원 회로는 다음과 같은 순서로 동작 상태로 들어 간다.

(1) VCC<|Vtp|일 때

VCC가 PMOS 트랜지스터 QP0 ∼ QP3의 임계치 전압의 절대치 |Vtp|보다 낮은 동안에, PMOS 트랜지스터 QP0 ∼ QP3은 오프이고, 전류 경로(2)측에서는 저항 R2의 단자 NS1은 0V, 또한 전류 경로(3)측에서는 다이오드 D의 단자 NS2는 누설 전류로 결정되는 각 소자의 고저항에 의한 분압 전압으로 되어 있다.

(2) |Vtp|<VCC<|Vtp|+(R1/R2) Vf

VCC가 PMOS 트랜지스터의 임계치 전압 |Vtp|를 넘으면, 각부에 전류가 흐르기 시작한다. 이 때, 기준 전류 생성 회로(1)의 전류 I1은 NMOS 트랜지스터 QN0의 저항을 무시하면, 하기 수학식 2가 된다.

전류 미러의 기능으로 전류 경로(2, 3)에도 동일한 전류가 흐른다. 즉, 전류 경로(2, 3)의 전류 I2, I5는 I1=I2=I5이다. 또, 기준 전류 생성 회로(1)의 NMOS 트랜지스터 QN0은 전류 I1의 상한을 결정하기 위해서 삽입되어 있다. 즉, 이 NMOS 트랜지스터 QN0의 임계치 전압을 Vtd(마이너스)로 하면, 전류 I1의 상한치는 저항 R1에서의 마이너스 귀환에 의해 NMOS 트랜지스터 QN0이 오프가 되는 점, (VCC-|Vtd|)/R1이다.

VCC가 NMOS 트랜지스터 QN1의 임계치 전압 Vtn에 달할 때까지는 NMOS 트랜지스터 QN1, QN2, QN3은 오프이고, 이들의 전류 I3, I4는 I3=I4=0이다. 단자 NS1의 전압은 전류 I2의 증가와 함께 선형적으로 상승하고, 단자 NG1도 마찬가지로 상승한다. 또한, 단자 NS2의 전압은, 다이오드 D의 전압-전류 특성에 따라, 지수 함수적으로 처음에는 천천히 상승한다.

(3) |Vtp|+(R1/R2)Vf<VCC

VCC가 더욱 상승하면, 기준 전류 생성 회로(1)의 전류 I1은 상승하고, 전류 경로(2, 3)에서도 PMOS 트랜지스터 QP1, QP2가 더욱 전류를 흘리려고 한다. 그러나, 단자 NS1의 전압 상승은 그 이상에서 NMOS 트랜지스터 QN5가 오프가 되는 점에서 멈춘다. 즉, NMOS 트랜지스터 QN5, QN6에 의한 전류 미러 회로가 기능하여 I2=I5를 유지하고 또한 다이오드 D의 순방향 상승 전압을 Vf로 하여 I2×R2=Vf가 된다. NMOS 트랜지스터 QN1 ∼ QN3이 온할 때까지는 I1=I2=I5이므로 하기 수학식 3이 성립된다.

수학식 2와 수학식 3에 의해 결정되는 VCC=|Vtp|+Vf(R1/R2)보다 더욱 VCC가 상승하면, 단자 NG1, NG2의 전압이 상승하여, NMOS 트랜지스터 QN1, QN2가 온한다. NMOS 트랜지스터 QN1, QN2는 전류 미러 회로를 구성하기 때문에, 이들에 흐르는 전류는 I3=I4이다.

즉, VCC가 전류 경로(2, 3)의 전류 I2=I5를 유지하는 데 필요한 값을 넘으면, 전류원 PMOS 트랜지스터 QP1, QP2로부터 공급되는 전류 중 여분의 전류는 NMOS트랜지스터 QN1, QN2에 의해 인출된다. 그리고 I1=I2+I3=I5+I4가 되고, 이후, 전원 전압 VCC가 변화해도 전류 경로(2, 3)에서는 일정한 전류 I2=I5를 유지하여, 전류 I3=I4가 VCC와 함께 변화한다. 즉, 저항 R2 및 다이오드 D에는 VCC에 상관없이 일정한 전류가 흐른다.

이상과 같이, NMOS 트랜지스터 QN1, QN2가 온하여 여분의 전류를 인출하는 것으로 전류 경로(2, 3)의 전류 I2=I5를 안정적으로 유지할 수 있다. 이 안정 동작 상태를 얻는 데 필요한 전원 전압 VCC의 최소값 VCCmin은 NMOS 트랜지스터 QN1의 상승 전압(드레인·소스 간의 전압)에 PMOS 트랜지스터 QP0, QP1, QP2 각 트랜지스터의 임계치 전압과 그 게이트·소스 간의 전압의 차를 더한 전압을 ΔV(여기서는 0.3V)로하여 하기 수학식 4로 나타낸다.

안정 동작 상태에서 바이어스 회로(4)의 NMOS 트랜지스터 QN3에는 NMOS 트랜지스터 QN1와 동일한 전류 I3이 흐른다. 따라서, 바이어스 회로(4)의 출력단 NMOS 트랜지스터 QN4의 전류는, I1-I3=I2가 되어 전류 경로(2, 3)와 동일한 전류가 흐른다.

이상과 같이 본 실시예에서는, 전류원 회로가 안정 동작 조건을 충족시키는 전원 전압 VCC의 최소값 VCCmin은 수학식 4로서 주어진다. 종래의 수학식 1과 비교하여 밝힌 바와 같이, PMOS 트랜지스터의 임계치 전압이 변하지 않는다고 해도, 저항비(R1/R2)를 작게 하면 VCCmin을 내릴 수 있다.

본 실시예의 회로 구성에 있어서, 전원 전압 최소값 VCCmin을 낮게 할 수 있는 것은, PMOS 트랜지스터 QP1, QP2의 성질 상, 전류 경로(2, 3)의 단자 NG1, NG2의 전압을 전원 전압 VCC 가까이까지 상승시킬 수 있기 때문이다. 즉, 기준 전류 생성 회로(1)에 있어서, 전류 경로(2, 3)에 필요한 전류 I2=I5 이상의 전류를 흘리면, 전류 경로(2, 3)에서는, PMOS 트랜지스터 QP1, QP2로부터 필요 이상의 전류가 공급되지만, 그 여분의 전류는 NMOS 트랜지스터 QN1, QN2에 인입되도록 하고 있다. 즉, PMOS 트랜지스터 QP1, QP2에는 전류원 회로로서 필요한 전류 I2=I5 이상의 전류를 흘림으로써, 이들의 PMOS 트랜지스터 QP1, QP2에서는 드레인·소스 간의 전압이 대략 0V인 상태, 즉 단자 NG1, NG2를 대략 VCC까지 상승시킬 수 있다. 이것이 전원 전압 VCC가 낮은 상태에서도 정상적으로 회로기능하는 이유이다.

도 2에서는 전류 경로(2, 3)의 정전류를 얻기 위한 회로 소자로서, 저항 R2와 다이오드 D를 이용하고 있지만, 이들의 회로 소자에는, 전압-전류 특성이 서로 다르고, 양자의 특성 곡선이 어떤 전압값 및 전류값에서 교차하는 적당한 회로 소자의 조합을 이용할 수 있다. 예를 들면, 도 5a에 도시한 바와 같이 다이오드 접속한 MOS 트랜지스터 QN7과 저항 R2의 조합이어도 된다. 또한, 도 6a에 도시한 바와 같이, 다이오드 접속한 MOS 트랜지스터 QN8과 Pn 접합 다이오드 D의 조합이어도 된다. 도 5b, 도 6b에 각각 도 5a, 도 6a의 회로 소자의 조합에 있어서의 전압-전류 특성을 나타내지만, 이들의 특성과 같이 전압-전류 특성이 서로 다르고, 양자의 특성 곡선이 어떤 전압값 및 전류값에서 교차하는 것이면 된다.

또 도 2의 회로와 유사한 수법으로 전류를 미러(mirror)하는 회로의 논문이발표되고 있다(M. Gaibotti, et. al. , QUOT; A Fast 1Mb EEPROM with 1.8V to 3.6V Operating Voltage QUOT; Non-Volatile Semiconductor Memory Workshop. 1998, pp46-52, 도 7). 그러나 이 논문의 회로에서는 전류원 회로의 저전압화에 대해서는 진술되어 있지 않고 전류 미러 회로의 구성도 복잡하다.

도 2의 실시예의 회로에서는, 전원 의존성이 있는 정밀도가 좋지 못한 기준 전류 생성 회로(1)를 이용하였다. 이 때, 전류원 회로 전체의 소비 전류는 정밀도가 좋지 못한 전류 I1에 의존하여 4×I1이 된다. 이것은 반도체 메모리 등에 탑재했을 때에 전체의 소비 전력을 어림잡는 것을 곤란하게 한다.

도 7은 이와 같은 난점을 해소할 수 있는 실시예의 전류원 회로를 나타내고 있다. 도 2와 대응하는 부분에는 도 2와 동일 부호를 붙이고 있다. 본 실시예에서는 기준 전류 생성 회로(10)의 전류원 PMOS 트랜지스터 QP0에 대하여, 이것과 전류 미러를 구성하는 전류 경로(2, 3)의 PMOS 트랜지스터 QP1, QP2의 전류 구동 능력(즉, 채널폭/채널 길이의 비)을 2배로 한다. 바이어스 회로(40)의 PMOS 트랜지스터 QP3은 기준 전류 생성 회로(10)의 PMOS 트랜지스터 QP0과 동일한 치수로 한다.

또한, 기준 전류 생성 회로(10)의 PMOS 트랜지스터 QP0의 드레인과 VSS 단자 간에는 E형 NMOS 트랜지스터 QN9가 접속된다. 이 NMOS 트랜지스터 QN9의 게이트는 NMOS 트랜지스터 QN1, QN2의 게이트와 접속되고, NMOS 트랜지스터 QN1과 함께 전류 미러 회로가 구성되어 있다. NMOS 트랜지스터 QN9의 치수는 NMOS 트랜지스터 QN1(이 트랜지스터를 기준으로 하여), QN2와 동일한 것으로 한다.

기준 전류 생성 회로(10)에는 스타트 업(ST) 회로로서, NMOS 트랜지스터 QN9와 병렬로 NMOS 트랜지스터 QN10이 설치되어 있다. 즉, 이 전류원 회로는 전원 투입 후, ST 신호에 의해 NMOS 트랜지스터 QN10을 온하여, PMOS 트랜지스터 QP0의 게이트를 강제적으로 저레벨로 내림으로써 기동되어 동작 상태로 들어간다.

안정 동작 상태에서는 기준 전류 생성 회로(10)에서 PMOS 트랜지스터 QP0에 의해 전류 I가 흐르고, 전류 경로(2, 3)에서는 PMOS 트랜지스터 QP1, QP2에 의해 2배의 전류 2I가 공급된다. 이 전류 경로(2, 3)의 전류의 일부 I는 앞의 실시예의 경우와 마찬가지로, NMOS 트랜지스터 QN1, QN2에 의해 인출된다. 그리고, NMOS 트랜지스터 QN1과 전류 미러 회로를 구성하는 NMOS 트랜지스터 QN9에는 NMOS 트랜지스터 QN1, QN2와 동일한 전류 I가 흐른다. 바이어스 회로(40)에서도 동일한 전류 I가 흐른다.

즉, PMOS 트랜지스터 QP0, QP1의 전류 미러 및 NMOS 트랜지스터 QN1, QN9의 전류 미러의 작용에 의해 기준 전류 생성 회로(10)의 전류 I에 대하여, 전류 경로(2)에서는, 저항 R2와 NMOS 트랜지스터 QN1에 동일한 전류 I가 흐르게 된다. 마찬가지로, 전류 경로(3)에서도 다이오드 D와 NMOS 트랜지스터 QN2에는 동일한 전류 I가 흐른다. 즉, 앞의 실시예가 전원 의존성이 있는 데 대하여, 본 실시예의 경우, 안정 동작 상태에 있을 때, 전류원 회로 전체의 소비 전류6I(2I×2+I+I)는 전원 전압에는 의존하지 않고 회로를 구성하는 소자의 특성에 의해 결정되어 있다. 이 때문에, 반도체 메모리 등에 탑재했을 때에 전체의 소비 전력을 어림잡는 데 용이하게 된다.

본 발명은 상기 각 실시예에 한정되지는 않는다. 실시예에서는 고레벨 전원 단자측에 전류원이 되는 PMOS 전류 미러 회로를 구성하였지만, 저레벨 전원 단자측에 전류원이 되는 NMOS 전류 미러 회로를 구성하는 방식에도 마찬가지로 본 발명을 적용할 수 있다. 구체 회로는 도시하지 않았지만 예를 들면, 도 2의 VCC 단자를 마이너스 전원 단자로 한 경우에는, 각 MOS 트랜지스터를 역도전형으로 하고, 다이오드 D를 역 방향으로 하면, 마찬가지의 기능의 전류원 회로가 된다.

또한 본 발명에 따른 전류원 회로는, 차동 증폭 회로로의 적용도 가능하다. 그와 같은 실시예를 도 8에 도시한다. 도 2 혹은 도 7과 대응하는 부분에는 동일한 부호를 붙이고 있다. 전류원 PMOS 트랜지스터 QP1, QP2를 갖는 전류 경로(2, 3)에, 본 실시예의 경우, 차동 회로를 구성하는 동일 치수의 NMOS 트랜지스터 QN21, QN22가 접속되어 있다. 즉, NMOS 트랜지스터 QN21, QN22는 소스가 공통으로, 전류원 NMOS 트랜지스터 QN23으로 이어지는 노드 N3에 접속되고, 게이트가 차동 입력 V1, V2가 된다.

기준 전류 생성 회로(1)의 전류원 PMOS 트랜지스터 QP0은 차동 회로의 전류원 NMOS 트랜지스터 QN23과 동시에 다른 전류원 회로(12)에 의해 구동되는 전류원 NMOS 트랜지스터 QN24에 접속되어 있다.

앞의 실시예와 마찬가지로, 두개의 전류 경로(2, 3)의 단자 N1, N2에는 이들의 전류 경로(2, 3)의 여분의 전류를 인출하기 위한, 전류 미러 회로를 구성하는 NMOS 트랜지스터 QN1, QN2가 설치되어 있다. 따라서, 전류 미러 회로를 구성하는 전류원 PMOS 트랜지스터 QP0, QP1, QP2에 의해 전류 경로(2, 3)에 공급되는 전류I0 중, 일부 I0-I1은 NMOS 트랜지스터 QN1, QN2로 나뉘어 흐르고, 차동 트랜지스터 QN21, QN22에 공급되는 전류는 I1이 된다. 따라서, 전류원 NMOS 트랜지스터 QN23의 전류 레벨은 전류원 PMOS 트랜지스터 QP1, QP2보다 전류 레벨이 낮아진다.

종래의 통상의 차동 증폭기에서는 전류원 PMOS 트랜지스터로부터 공급되는 전류는 전부 차동 NMOS 트랜지스터에 흐른다. 이 경우, 차동 증폭기의 출력 단자의 전압은, VCC -|Vtp|까지 밖에 상승할 수 없다. 이것에 대하여 본 실시예의 경우, 전류원 PMOS 트랜지스터 QP1, QP2에는, 차동 회로에 필요한 전류보다 큰 전류를 흘리기 때문에, 단자 N1, N2의 전압이 VCC 가까이까지 상승할 수 있다. 즉, 전원 전압 VCC를 내려도 종래와 마찬가지의 동작 전압을 얻을 수 있다.

이상의 차동 증폭 회로의 예로부터 밝힌 바와 같이, 본 발명에 따른 전류원 회로는 전류 미러 회로를 이용하는 것 외의 각종 회로에 적용 가능하다.

이상 진술한 바와 같이 본 발명에 따르면, 종래보다 낮은 전원 전압으로 동작하는 전류원 회로가 얻어진다.

Claims

제1 전류원으로부터 제1 단자를 통해, 소정의 전압-전류 특성을 갖는 소자를 포함하는 제1 회로에 제1 전류를 공급하는 제1 전류 경로,

상기 제1 전류원과 동일한 전류 공급 능력을 갖는 제2 전류원으로부터 제2 단자를 통하여, 상기 제1 회로 소자의 전압-전류 특성과는 다른 전압-전류 특성을 갖고, 양쪽 특성 곡선이 어떤 전압, 전류값에서 교차하는 소자를 포함하는 제2 회로에 제2 전류를 공급하는 제2 전류 경로,

상기 제1 단자에 접속되어 상기 제1 단자로부터 전류를 인출하는 제3 회로, 및

상기 제2 단자에 접속되어 상기 제2 단자로부터 상기 제3 회로와 동일한 값의 전류를 인출하는 제4 회로

를 포함하고,

상기 제3, 제4 회로는 상기 제1, 제2 전류가 같아지도록 각각 상기 제1, 제2 단자로부터 과잉 전류를 인출하는 전류원 회로.
제1항에 있어서,

기준 전류 생성 회로를 포함하고,

상기 제1 전류원은 소스가 제1 전원 단자에 접속되며, 게이트 전압이 상기 기준 전류 생성 회로로부터 주어지고, 드레인이 상기 제1 단자에 접속된 제1 MOS트랜지스터를 포함하고,

상기 제2 전류원은 소스가 상기 제1 전원 단자에 접속되고, 게이트 전압이 상기 기준 전류 생성 회로로부터 주어지고, 드레인이 상기 제2 단자에 접속된, 상기 제1 MOS 트랜지스터와 동일한 치수를 갖는 제2 MOS 트랜지스터를 포함하는 전류원 회로.
제2항에 있어서,

상기 제3 회로는 게이트와 드레인이 상기 제1 단자에 접속되고, 소스가 제2 전원 단자에 접속된 제3 MOS 트랜지스터를 포함하고,

상기 제4 회로는 드레인이 상기 제1 단자에 접속되고, 게이트가 상기 제3 MOS 트랜지스터의 게이트와 공통 접속되고, 소스가 상기 제2 전원 단자에 접속된 상기 제3 MOS 트랜지스터와 동일한 치수를 갖는 제4 MOS 트랜지스터를 포함하는 전류원 회로.
제3항에 있어서,

상기 제1 전원 단자는 고레벨측 전원 단자, 상기 제2 전원 단자는 저레벨측 전원 단자이고,

상기 제1 및 제2 MOS 트랜지스터는 PMOS 트랜지스터이고,

상기 제3 및 제4 MOS 트랜지스터는 NMOS 트랜지스터인 전류원 회로.
제3항에 있어서,

상기 제1 전원 단자는 고레벨측 전원 단자, 상기 제2 전원 단자는 저레벨측 전원 단자이고,

상기 기준 전류 생성 회로는, 소스가 상기 제1 전원 단자에 접속되고, 게이트와 드레인이 공통 접속된 전류원 PMOS 트랜지스터와, 이 전류원 PMOS 트랜지스터의 드레인과 상기 제2 전원 단자 간에 개재시킨 디플리션형 NMOS 트랜지스터와 저항의 직렬 회로를 포함하고,

상기 제1 및 제2 MOS 트랜지스터는 이들의 게이트가 상기 전류원 PMOS 트랜지스터의 게이트에 접속되어 상기 전류원 PMOS 트랜지스터와 함께 전류 미러 회로를 구성하는 PMOS 트랜지스터이고,

상기 제3 및 제4 MOS 트랜지스터는, 전류 미러 회로를 구성하는 NMOS 트랜지스터인 전류원 회로.
제3항에 있어서,

상기 제1 전원 단자는 고레벨측 전원 단자, 상기 제2 전원 단자는 저레벨측 전원 단자이고,

상기 기준 전류 생성 회로는, 소스가 상기 제1 전원 단자에 접속되고, 게이트와 드레인이 공통 접속된 전류원 PMOS 트랜지스터와, 이 전류원 PMOS 트랜지스터의 드레인과 상기 제2 전원 단자 간에 설치된 제5 MOS 트랜지스터를 포함하고,

상기 제1 및 제2 MOS 트랜지스터는 이들의 게이트가 상기 전류원 PMOS 트랜지스터의 게이트에 접속되어, 상기 전류원 PMOS 트랜지스터와 함께 전류 미러 회로를 구성하는 PMOS 트랜지스터이고,

상기 제3, 제4 및 제5 MOS 트랜지스터는, 제3 MOS 트랜지스터를 기준으로 하여 전류 미러 회로를 구성하는 동일한 치수의 NMOS 트랜지스터인 전류원 회로.
제6항에 있어서,

상기 제1, 제2 MOS 트랜지스터는 모두 PMOS 트랜지스터이고, 상기 전류원 PMOS 트랜지스터에 대하여, 상기 제1, 제2 PMOS 트랜지스터의 전류 구동 능력을 2배로 하는 전류원 회로.
제5항에 있어서,

상기 전류원 PMOS 트랜지스터와 상기 전류 미러 회로를 구성하는 PMOS 트랜지스터는 치수가 동일한 전류원 회로.
제8항에 있어서,

상기 제1 및 제2 회로를 구성하는 소자는, 전류 미러 회로를 구성하는 MOS 트랜지스터를 통해 각각 상기 제1 및 제2 단자에 접속되어 있고, 한쪽이 저항이고, 다른 쪽이 다이오드인 전류원 회로.
제9항에 있어서,

상기 전류원 PMOS 트랜지스터와 상기 전류 미러 회로를 구성하는 상기 PMOS 트랜지스터의 임계치의 절대치를 |Vtp|, 상기 다이오드의 순방향 상승 전압을 Vf, 상기 기준 전류 생성 회로의 상기 저항의 값을 R1, 상기 제1, 제2 회로 중 어느 하나의 회로를 구성하는 상기 저항의 값을 R2, 상기 제3 MOS 트랜지스터의 상승 전압에 상기 PMOS 트랜지스터의 임계치 전압과 그 게이트·소스 간의 전압의 차를 더한 전압을 ΔV로 하면, 상기 제1, 제2 전류가 같아지는 상기 기준 전류 생성 회로에 주어지는 전원 전압의 최소값 VCCmin을 VCCmin=|Vtp|+Vf(R1/R2)+ΔV로 하는 전류원 회로.
제1항에 있어서,

상기 제1 및 제2 회로를 구성하는 소자는, 전류 미러 회로를 구성하는 MOS 트랜지스터를 통해 각각 상기 제1 및 제2 단자에 접속되어 있고, 한쪽이 저항이고, 다른 쪽이 다이오드 접속한 MOS 트랜지스터인 전류원 회로.
제1항에 있어서,

상기 제1 및 제2 회로를 구성하는 소자는 전류 미러 회로를 구성하는 MOS 트랜지스터를 통해 각각 상기 제1 및 제2 단자에 접속되어 있고, 한쪽이 다이오드이고, 다른 쪽이 다이오드 접속한 MOS 트랜지스터인 전류원 회로.
제1 전류원으로부터 제1 단자를 통해, 제1 회로에 제1 전류를 공급하는 제1 전류 경로,

상기 제1 전류원과 동일한 전류 공급 능력을 갖는 제2 전류원으로부터 제2 단자를 통해, 제2 회로에 제2 전류를 공급하는 제2 전류 경로,

상기 제1 단자에 접속되어 상기 제1 단자로부터 전류를 인출하는 제3 회로, 및

상기 제2 단자에 접속되어 상기 제2 단자로부터 상기 제3 회로와 동일한 값의 전류를 인출하는 제4 회로

를 포함하고,

상기 제1, 제2 전류가 같아지도록 상기 제1, 제2 단자로부터 과잉 전류를 인출하고,

상기 제1 및 제2 회로로서, 소스가 공통으로 상기 제1, 제2 전류원보다 전류 레벨이 낮은 제3 전류원에 접속되고, 게이트에 차동 신호가 입력되는 차동 트랜지스터쌍을 이용한 차동 증폭 회로.