KR100432987B1 - 통신 단말기용 수신 회로 및 수신 회로에서의 신호 처리방법 - Google Patents

통신 단말기용 수신 회로 및 수신 회로에서의 신호 처리방법 Download PDF

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Abstract

통신 단말기용 수신 회로는 병렬 접속된 K 개의 아날로그/디지털-변환기(ADC(1), ..., ADC(K))를 수용하는 아날로그/디지털-변환 수단(ADM)을 가진 신호 전처리 회로(SV), 변환 수단(C) 및 상기 변환 수단(C) 뒤에 접속되어 병렬 접속된 N 개의 디지털 필터(DF(1), ..., DF(N))를 수용하는 필터 수단(DFM)을 포함한다. 이 경우 N은 1보다 크거나 같고 K 보다는 작은 정수이다.

Description

통신 단말기용 수신 회로 및 수신 회로에서의 신호 처리 방법 {RECEIVER CIRCUIT FOR A COMMUNICATIONS TERMINAL AND METHOD FOR PROCESSING SIGNALS IN A RECEIVER CIRCUIT}
특히 무선 통신용으로 제공되는 통상적인 통신 단말기에서, 종종 다수(K 개)의 수신 신호가 병렬 처리된다. 이 경우 신호 전처리 중에 K 개의 수신 신호는 우선 중간 주파수 범위 또는 기저 대역으로 다운 믹싱되고 나서 서로 독립적으로 K 개의 아날로그-디지털-변환기(A/D-변환기)에 의해 디지털화되고, 이어서 -또한 서로 독립적으로- 채널을 선택하기 위해 디지털 대역 폭을 제한하는 K 개의 디지털 필터에 공급된다.
이러한 신호 전처리 방식에 있어서의 단점은, 동일한 소자가 다중으로 사용됨으로써 상당한 구현 비용이 요구된다는 점이다.미국 US 특허 문서 5,852,477 호에 디지털 TV 수신기가 공지되어 있고, 상기 디지털 TV 수신기는 수신된 신호를 샘플링하기 위해 예컨대 24개의 병렬 접속된 아날로그/디지털-변환기 및 상기 변환기 뒤에 접속된 필터 타입 이퀄라이저를 사용한다. 상기 변환기는 이 경우 주기적으로 상응하게 감속된 샘플링 속도로 작동됨으로써, 상기 변환기는 차례로 수신된 신호를 샘플링한다.국제 특허 문서 WO 91/07829 호에는 다수의 수신 안테나를 포함한 이동 무선 수신기가 공지되어 있다. 각 수신 안테나에 수신 신호의 I- 및 Q-요소로 변환시키기 위한 2 개의 아날로그/디지털-변환기 및 필터링된 I- 및 Q-요소용 2 개의 출력부를 포함한 디지털 필터가 할당된다.
본 발명은 청구항 제 1항의 전제부에 따른 통신 단말기용 수신 회로 및 청구항 제 12항의 전제부에 따른 수신 회로에서의 신호 처리 방법에 관한 것이다.
도1은 무선 수신기에서의 신호 처리를 일반적으로 설명하기 위한 무선 수신기의 블록 회로도;
도2은 선행 기술에 따른 후방 접속된 K 개의 DSP를 포함한 신호 전처리 회로의 블록 회로도;
도3은 본 발명에 따른 후방 접속된 N 개의 DSP를 포함한 신호 전처리 회로의 블록 회로도;
도4은 본 발명의 제 1 실시예에 따른 N=1일 경우 신호 전처리 회로의 블록 회로도;
도5은 본 발명의 제 2 실시예에 따른 N=1일 경우 신호 전처리 회로의 블록 회로도.
본 발명의 목적은 구현 비용이 비교적 적게 유지될 수 있는 통신 단말기용 수신 회로를 제공하는데 있다. 또한 본 발명의 목적은, 수신 회로용 구현 비용을 감소시킬 수 있는, 통신 단말기의 수신 회로에서의 신호 처리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위해 청구항 제 1항 및 제 12항의 특징부가 제공된다.
본 발명의 기본 사상은, 디지털 필터가 A/D-변환기로부터 출력된 다수의 디지털 신호를 필터링하는 데 사용된다는 것이다. 이로 인해 필요한 디지털 필터의 개수가 감소될 수 있고, 그 결과로 본 발명에 따른 수신 회로의 부품 비용과 조립 비용에 바람직한 영향을 미친다.
본 발명의 매우 바람직한 실시예에서, N = 1이다. 즉 전체적으로 단 하나의 디지털 필터만이 A/D-변환기로부터 출력된 K 개의 디지털 신호의 대역 폭을 제한하는데 사용된다.
본 발명의 바람직한 제 1 실시예에 따라, 변환 수단은 하나의 멀티플렉서를 포함한다. 상기의 경우, 즉 N = 1일 경우에 K 개의 디지털 신호는 디지털 필터 수단(또는 상기 디지털 필터 수단의 하나의 디지털 필터)에 대한 하나의 입력 신호로 다중화된다. 따라서 하나의 멀티플렉서가 사용됨으로써 단 하나의 입력부를 가진 하나의 디지털 필터 수단이 배치될 수 있다.
본 발명의 마찬가지로 바람직한 제 2 실시예에 상응하여, 다수의, 특히 K개의 병렬 접속된 제로 삽입 엘리먼트(zero-inserting element)를 포함하는 변환수단을 제공하는 것을 특징으로 한다. 제 2 실시예에서 멀티플렉서가 요구되지 않기 때문에, 구현 비용이 매우 적게 든다. 상기 실시예에서 변환 수단이 K 개의 출력부를 포함함으로써, K 개의 입력부를 포함한 하나의 디지털 필터 수단이 요구된다.
상기 2 개의 실시예는 서로 조합될 수 있다.
특히 제 2 실시예에서 상기 변환 수단이 별도의 부품으로 제공될 필요는 없으며, 디지털 필터 수단 내에 통합되어, 거기서 신호 계산 중에 예컨대 소프트웨어 영역으로도 구현될 수 있다는 것이 고려될 수 있다.
디지털 필터 수단의 디지털 필터는 FIR- 또는 IIR-필터일 수 있다. 증가하는 디지털 필터의 차수(L)에 의해, 한편으로는 달성될 수 있는 필터 경사도가 상승되지만, 다른 한편으로는 요구된 계산 시간도 증가된다. 바람직하게 디지털 필터는 5 내지 20, 특히 10 내지 18의 차수를 가진다.
통상적으로 디지털 필터 뒤에 있는 신호 경로에서 추림(Decimation), 즉 샘플링 속도의 감속이 실행된다. 바람직한 조치로서, 이러한 경우에 디지털 필터는 다수의 직렬로 놓이고 교대로 배치된 디지털 개별 필터 및 샘플링 속도-감속 회로로 이루어진다. 필터 수단의 디지털 필터의 상기 방식의 캐스케이딩에 의해 (또는 디지털 필터에서 N ≥2 일 경우) 필터링을 위해 필요한 계산 시간이 단축될 수 있다.
본 발명에 따른 다수의 신호를 처리하기 위한 디지털 필터의 사용은 이미 단 하나의 수신 센서를 포함한 수신 회로에서 적용되었다. 상기 수신 회로에서 즉 수신 센서로부터 출력된 센서 수신 신호의 분할에 의해 다수(K 개)의 수신 신호가 발생될 수 있고, 상기 수신 신호는 본 발명에 따른 원리에 따라 저렴하게 추가 처리될 수 있다.
예컨대, 이동 무선 수신기에서 안테나 수신 신호가 동상 수신 신호 및 상기 신호에 대해 90°위상 이동된 직교-수신 신호로 분할되는 것은 이미 공지되어 있다. 상기 동상 신호 및 직교 신호는 본 발명에 따라 추가 처리될 수 있다.
본 발명의 바람직한 다른 실시예는 신호-수신 수단이 다수의 수신 센서를 포함하는 것을 특징으로 한다.
다수의 수신 안테나 형태의 다수의 수신 센서는 예컨대 기지국에서 셀룰러 이동 무선 시스템용으로 사용된다. 상기 기지국에서 각 수신 센서는 공간적으로 제한된 수신 특징을 가진다. 즉 상기 수신 센서는 무선 신호를 특정 공간 세그먼트로부터만 수신할 수 있다. 다수의 수신 센서에 의해 전체 공간을 검출하는 수신 특성이 형성된다.
그러나 또한 상기 방식의 지향성 안테나 수신 특징이 없는 수신 센서에서 다수의 수신 센서가 제공되는 것은 바람직할 수 있고, 더 정확하게 말하자면, 동일한 무선 신호를 다중 검출할 경우 정보 획득이 달성될 수 있기 때문이며, 이로 인해 결과적으로 방해에 대한 수신기의 내성은 증가될 수 있다. 다중 검출의 원리는 이동 무선 시스템의 기지국과 이동국 모두에 이용될 수 있고, 특히 공간적으로 분리된 이중 또는 다중 안테나를 가지고 이용될 수 있다.
이동국에서 상기 이중 안테나는 예를 들어, 하우징의 뒷편에 평면 안테나로 영구적으로 고정된 제2 안테나 및 통상적인 막대 안테나로 실현될 수 있다. 다른 가능성으로서, 제 2 안테나는 추가의, 선택적인 외부 안테나(캐스트 안테나 또는 윈도우 안테나) 형태로 구현되고, 상기 제 2 안테나는 예컨대 상기 이동국이 자동차에 사용되는 경우에 사용될 수 있다.
물론 지향성 안테나 수신 특징을 가진 수신 센서도 마찬가지로 이중 또는 다중 안테나 형태로 구현될 수 있다.
수신 센서의 전체 개수가 K 개일 경우, 각 수신 센서에는 정확하게 하나의 A/D- 변환기가 할당될 수 있다. 센서로부터 출력된 상기 신호들이 상기 설명된 방식으로 분할되면(예컨데 I브랜치와 Q 브랜치로), 본 발명에 따른 수신 회로의 신호-수신 수단은 이에 따라 더 적은 개수의 수신 센서를 포함한다(예컨대 K/2 개).
본 발명의 바람직한 추가 실시예는 종속항에 제공된다.
본 발명은 하기에서 도면과 관련된 2 개의 실시예를 참조로 하여 설명된다.
도 1은 개략적으로 하나의 채널을 예를 들어 통신 단말기의 수신 회로의 신호 경로를 도시한다. 수신 센서(안테나)(1)는 무선 신호를 수신한다. 수신 센서(안테나)(1)로부터 출력된 센서 신호는 증폭기(2)에서 증폭되어 믹싱단(3)에 공급된다. 믹싱단(3)에서 증폭된 센서 신호는 중간 주파수 범위로 또는 기저 대역으로 다운 믹싱된다. 다운 믹싱된 신호는 신호를 대역폭(B)으로 제한하는 아날로그 로우 패스 필터(4)에 공급된다. 아날로그 로우 패스 필터(4)로부터 출력된 신호는 신호 전처리 회로(SV)에 입력되고, 그 주위는 도 1에 도시되어 있는 것과 같이 사각형 파선으로 지시되어 있다.
신호 전처리 회로(SV)는 입력측에서 아날로그 로우 패스 필터(4)로부터 출력된 대역폭이 제한된 신호를 샘플링하는 A/D-변환기(ADC)를 포함한다.
이러한 샘플링은 나이퀴스트 조건(f ≥2B)을 충족시키는 샘플링 주파수(f)에 의해 이루어지고, 높은 정확도를 달성하기 위해, 오버 샘플링이 실행된다. 일반적으로 수신된 데이터 심볼 당 하나 이상의 이산 샘플링 값이 발생된다. 즉 f > 1Ts이고, 여기서 Ts는 심볼 지속 시간이다.
대역 확산된 메시지 전송 시스템, 예컨대 코드 멀티플렉서를 포함한 시스템(CDMA : Code Division Multiple Access) 또는 레이더 시스템의 경우, 샘플링 속도는, 칩 당 하나 이상의 샘플링 값이 발생되는 경우, 즉 f > 1/Tc인 경우에 사용된다. 이 경우 Tc는 심볼 지속 시간보다 작은 칩 지속 시간을 나타내는데, 그 이유는 대역 확산된 시스템에서 각각의 심볼은 시스템 규격의 함수로 미리정해진 다수의 칩들로 확산되기 때문이다.
A/D-변환기(ADC)로부터 출력된 디지털 신호가 디지털 필터(DF)에 공급된다. 상기 디지털 필터는 채널 선택을 실행하고, 이어서 추림(Decimation)(즉 샘플링 속도의 감속)이 실행될 수 있다. 상기 추림은 추가 신호 처리시 요구되는 계산 시간을 제한하는데 사용된다.
추가 신호 처리는 DSP(5)에 의해 실행될 수 있다. DSP(5)는 필터링된 디지털 신호를 수신하고, 예컨대 확산 디코딩, 적응 데이터 검출, 블록 디인터리빙, 채널 디코딩 및 소오스 디코딩과 같은 추가 신호 전처리 단계를 실행한다.
DSP(5)의 출력부에서 제공된 출력 신호는 D/A-변환(도시되지 않음)이후에 최종 증폭기(6)에서 증폭되어, 적합한 출력 수단(7), 예컨대 스피커(또는 LCD-스크린 등)에 공급된다.
도 2는 선행 기술에 따른 K-채널을 가진 신호 전처리 회로의 블록 회로도를 도시한다.
상기 신호 전처리 회로는 각각 도 1에 따른 ADC 및 DF로 이루어진 K 개의 병렬 그룹(ADC(1), DF(1); ADC(2), DF(2);...; ADC(K), DF(K))을 포함한다. 디지털 필터(DF(1))로부터 출력된 신호는 도 1에 따라 K 개의 DSP(5.1, ..., 5.K)에서 추가 신호 처리된다.
도 3에 도시된 블록 회로도는 본 발명에 따른 신호 전처리 회로(SV)의 구조를 설명한다.
상기 신호 전처리 회로(SV)는 각각 A/D-변환기(ADC(1), ..., ADC(K))에 할당된 K 개의 입력부를 포함한다. 입력값은 신호-수신 수단(도시되지 않음)으로부터 공급된다. 이것은 다양한 방식으로 구현될 수 있다. 상기 신호-수신 수단은 K개의 병렬로 연결된, 도1에 도시되어 있는 소자(1, 2, 3, 4)의 신호 경로들을 포함한다. 또한 K/2 개의 수신 센서(안테나)(1)만 제공될 수 있으며, 각 경우에 상기 신호들을 I브랜치와 Q 브랜치로 분할함으로써 수신 센서(1) 당 2개의 수신 신호들이 상기 신호 전처리 회로(SV)에 제공될 수 있다.
유선 통신용 통신 단말기의 경우, 신호-수신 수단은 소자(1,2,3,4) 대신에 선행 기술에서 공지된 다른 구현 형태를 가질 수 있다.
A/D-변환기(ADC(1), ..., ADC(K))는 서로 독립적으로 도 1에 대한 설명에 따른 K 개의 센서 수신 신호의 샘플링을 실행한다. 특히 이 경우 매우 높은 샘플링 속도가 사용된다.
A/D-변환기(ADC(1), ..., ADC(K))의 디지털 출력 신호는 변환 수단(C)의 K 개의 입력부(E1, .., EK)에 공급된다.
변환 수단(C) 뒤에 있는 신호 경로에는, N 개의 병렬로 놓인, 서로 독립적인 디지털 필터(DF(1), ..., DF(N))로 이루어진 디지털 필터 수단(DFM)이 위치한다. 따라서 디지털 필터 수단(DFM)은 일반적으로 구현할 경우 N 개의 출력부를 포함한다.
N < K 이다. 변환 수단(C)의 목적은, 상기 조건(N<K)을 구현하는, A/D-변환기(ADC(1), ..., ADC(K))로부터 공급된 디지털 신호의 처리를 실행하는 데 있으며, 도 4 및 5를 참조로 하여 이와 관련된 2 개의 구현 가능성이 설명된다.
디지털 필터 수단(DFM)의 N 개의 출력 신호는 N 개의 개별 DSP(5.1, ..., 5.N)에 제공되며, 이 후 도 1에 따라 추가 신호 처리된다.
도 4 및 5는 N = 1일 경우 신호 전처리 회로(SV)의 2 개의 실시예를 도시한다. N = 1일 경우 디지털 필터 수단(DFM)은 하나의 필터 출력부를 포함한 단 하나의 디지털 필터(DF(1))(하기에서 DF')를 포함한다.
도 4에 따라, 각각 비트-벡터로서 도시될 수 있는 디지털 신호(S(1)= (S(1) 1, ..., S(1) P), ..., S(K)= (S(K) 1, ..., S(K) P))가 A/D-변환기(ADC(1), ..., ADC(K))의 출력부에서 이용된다. 벡터(S(1), ..., S(K)) 각각은 P 개의 요소(비트)를 가진다.
상기 디지털 신호는 변환 수단(C)의 관련 입력부(E1, ..., EK)에 공급된다. 즉 S(1)은 입력부(E1)에 공급되고, S(2)은 입력부(E2)에 공급되고 ... S(K)은 입력부(EK)에 공급된다.
변환 수단(C)은 멀티플렉서(MUX)에 의해 구현된다. 멀티플렉서(MUX)의 출력부에서 P·K-요소 벡터가 발생된다
M = (S(1) 1, S(2) 1, ..., S(K) 1; ...; S(1) P, S(2) P, ...,S(K) P)
멀티플렉서(MUX)의 출력 신호는 이미 언급된 하나의 디지털 필터(DF')로 이루어진 디지털 필터 수단에 공급된다. 디지털 필터(DF')는 차수 L을 가진다. 따라서 할당된 필터 계수(1,2, ...,L)를 포함한 L 개의 곱셈기(M(1), M(2),...,M(L)) 및 다수(L-1)의 시프트 레지스터(T(1), ..., T(L-1))를 포함한다. 각 시프트 레지스터는 K 개의 저장 장소를 포함하고, 따라서 상기 멀티플렉스된 신호는 K 개의 시스템 클록만큼 지연된다.
곱셈기(M(1), M(2),...,M(L))의 출력값은 디지털 필터(DF')의 출력 신호(A)를 발생시키는 가산기(ADD)에 제공된다.
필터 계수 세트(1,2, ...,L)는 디지털 필터(DF')의 통과 대역폭을 규정한다. 디지털 필터(DF')는 계수 세트의 교체에 의해 외부로부터 구성될 수 있는 필터로서 설계될 수 있다.
도 5는 변환 수단(C) 및 디지털 필터 수단(DFM)의 추가 구현 가능성을 도시한다. 또한 여기서 N = 1이다. 즉 디지털 필터 수단(DFM)은 하나의 디지털 필터(DF'')로 형성된다.
변환 수단(C)의 입력부(E1,E2,...,EK)로 다시 A/D-변환기(ADC(1), ..., ADC(K))의 디지털 신호가 인가된다. 여기서 변환 수단(C)은 K 개의 병렬 접속된, 독립적인 제로-삽입 엘리먼트(Z1,Z2, ...,ZK)를 포함한다. 제로-삽입 엘리먼트(Z1,Z2, ...,ZK)는 입력측에 입력된 디지털 신호의 샘플링 값들 후에 다수의 (K-1 개)의 제로를 삽입함으로써, 샘플링 속도가 (도시되지 않은) A/D-변환기(ADC(1), ..., ADC(K))의 샘플링 속도의 K-배로 상승한다.
변환 수단(C)의 K 개의 출력부는 디지털 필터(DF'')의 K 개의 입력부에 제공된다.
제 1 제로-인서트 부재(Z1)로부터 출력된 신호의 신호 경로에 L-1 개의 시프트 레지스터(T(1), T(2), ..., T(L-1))가 직렬로 배치된다. 각 시프트 레지스터는 K 개의 저장 장소를 포함한다.
또한 L 개의 곱셈기(M(1), M(2), ..., M(L))가 제공되고, 상기 곱셈기는 관찰된 신호 경로를 제 1 시프트 레지스터(T(1))의 앞 위치에, 상기 전체 시프트 레지스터(T(1), ..., T(L-1)) 사이의 위치에서, 그리고 마지막 시프트 레지스터(T(L-1))의 출력부에서 탭(tap)된다. 곱셈기(M(1), M(2), ..., M(L))에 다시 필터 계수(1,2, ...,L)가 할당된다. 곱셈기(M(1), M(2), ..., M(L))의 출력값은 가산기(ADD)에 입력된다.
디지털 필터(DF'')의 제 2 입력부에 할당된 신호 경로는 단지 제 1 시프트 레지스터(T(1)) 앞에 1개의 추가 저장 장소(S)가 제공됨으로써 상기 제 1 신호 경로와 구조상 구분된다.
디지털 필터(DF'')의 제 3 입력부에 할당된 신호 경로(도시되지 않음)에서 제 1 시프트 레지스터 앞에 이미 2 개의 추가 저장 장소가 배치되어 있다 : 이러한 구조는 추가 입력부와 관련에서도 계속된다. 그 결과, K 번째 신호 경로에서 제1 시프트 레지스터(T1) 앞에 (K-1)개의 연속적인 추가 저장 장소(s)가 배치되어 있다.
도 5는 벡터(S(1)내지 S(K))를 참조로 하여 저장 장소의 일시적인 기록 상태를 도시하고 있다. 제 1 신호 경로와 관련하여 비트(S(1) 1)는 제 1 시프트 레지스터(T(1))의 입력부에, 그리고 제 1 곱셈기(M(1))의 입력부에 인가된다. 제 1 시프트 레지스터(T(1))의 제 1 (K-1)개의 저장 장소들은 상태 0을 가진다. T(1)의 마지막 저장 장소는 S(1) 2의 값을 저장한다.
상기 패턴에 따른 저장 장소의 점유는 제 1 신호 경로에서 나머지 시프트 레지스터(T(2) 내지 T(L-1))에 있어서 반복된다. 시프트 레지스터(T(L-1))의 마지막 저장 장소는 비트 S(1) L의 값을 저장한다.
전체적으로 제 1 신호 경로는 K*(L-1) 개의 저장 장소들을 포함한다.
(벡터 S(2)내지 S(K)에 관련하여) 제2 신호 경로에서 K 번째까지의 개별 저장 장소의 상태가 마찬가지로 도 5에 도시되어 있다.
디지털 필터(DF'')가 전체적으로 K{K*(L-1) + 0.5*(K-1)} 개의 저장 장소를 포함한다는 것이 명확해진다.
디지털 필터(DF'')의 출력 신호(A)는 가산기(ADD)로부터 발생된다. 추가 신호 처리는 도 1에 따라 이루어질 수 있다.
도 4 및 5에 도시된 디지털 필터(DF', DF'')는 캐스케이드 구조로 구현될 수 있다. 이러한 구조에서의 장점은, 필터 캐스케이드의 개별 필터 사이에서, 신호 경로의 방향으로 개별 필터에서 계산 시간을 점차적으로 감소시킬 수 있는 샘플링 속도-감속 회로가 사용될 수 있다는 점이다.
마지막으로 도 4 및 5에서 도시된 구조는 계산 명령을 나타내며, 상기 계산 명령에 따라 A/D-변환기(ADC(1), ..., ADC(K))로부터 출력된 디지털 신호가 처리될 수 있다. 따라서 신호 전처리 회로(SV)는 전체적으로 또는 부분적으로(예컨대 단지 디지털 필터 수단(DF' 또는 DF'')에 관련하여), 상기 계산 명령을 변환시키는 알고리즘에 따라 작동하는 프로그램 가능한 신호 프로세서에 의해 구현될 수 있다.

Claims (14)

  1. K >1인 K개의 서로 다른 아날로그 수신 신호를 디지털화 및 필터링하기 위한 통신 단말 장치 회로로서,
    - 병렬 접속된 K개의 아날로그/디지털-변환기(ADC(1), ..., ADC(K))를 구비한 아날로그/디지털-변환 수단(ADM);
    - K개의 디지털화 신호를 다중 송신하기 위한 멀티플렉서(MUX); 및
    - K개의 다중 송신된 신호를 필터링 하기 위한 디지털 필터 회로(DF')를 포함하며, 이 경우 상기 디지털 필터 회로(DF')는 각각 길이가 K인 시프트 레지스터(T(1), ..., T(L-1))로 이루어진 메모리 소자를 포함하는 통신 단말 장치 회로.
  2. K >1인 K개의 서로 다른 아날로그 수신 신호를 디지털화 및 필터링하기 위한 통신 단말 장치 회로로서,
    - 병렬 접속된 K개의 아날로그/디지털-변환기(ADC(1), ..., ADC(K))를 구비한 아날로그/디지털-변환 수단(ADM);
    - K개의 제로-삽입 엘리먼트(Z1, Z2, ..., ZK)를 포함하는 변환 수단(C)으로서, 이 경우에 각각의 제로-삽입 엘리먼트가 디지털화 신호를 받아 상기 디지털화 신호의 스캐닝값에 따라 K-1개의 제로를 상기 디지털화 신호에 삽입하는 변환 수단; 및
    - 제로가 삽입된 신호를 처리하기 위한 디지털 필터 회로(DF'')를 포함하며, 이 경우 상기 디지털 필터 회로(DF'')는 각각 길이가 K인 시프트 레지스터(T(1), ..., T(L-1))로 이루어진 메모리 소자를 포함하는 통신 단말 장치 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    청구항 1에 따른 통신 단말 장치 회로와 청구항 2에 따른 통신 단말 장치 회로가 조합되는 것을 특징으로 하는 통신 단말 장치 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 디지털 필터 회로(DF(1), ..., DF(N); DF', DF'')가 5 내지 20 사이의 차수(order) L을 갖는 것을 특징으로 하는 통신 단말 장치 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 디지털 필터 회로(DF(1), ..., DF(N); DF', DF'')가 연속으로 배치되고 교대로 배치된 다수의 디지털 개별 필터 회로 및 주사 속도-감소 회로로 구성되는 것을 특징으로 하는 통신 단말 장치 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    - 단 하나의 센서 수신 신호를 출력하는 단 하나의 수신 센서(1)를 포함하는 신호-수신 수단(1, 2, 3, 4)을 포함하며, 이 경우
    - 상기 K개의 아날로그/디지털-변환기(ADC(1), ..., ADC(K))에 제공되는 K개의 수신 신호는 상기 센서 수신 신호의 신호 분할에 의해서, 특히 동상(inphase)-수신 신호 및 직교-수신 신호로의 분할에 의해서 발생되는 것을 특징으로 하는 통신 단말 장치 회로.
  7. 제 1 항 또는 제 2 항에 있어서,
    K개 또는 K/2개의 수신 센서(2)를 포함하는 신호-수신 수단(1, 2, 3, 4)을 구비하는 것을 특징으로 하는 통신 단말 장치 회로.
  8. 제 7 항에 있어서,
    상기 수신 센서(1)는 각각 규정에 따라 사전 설정될 수 있는 공간 세그먼트 내에 있는 무선 신호를 검출하기 위한 무선 수신 특성을 갖는 것을 특징으로 하는 통신 단말 장치 회로.
  9. 제 1 항 또는 제 2 항 중 어느 한 항에 따른 회로를 포함하는 이동 무선 시스템의 이동국.
  10. 제 1 항 또는 제 2 항 중 어느 한 항에 따른 회로를 포함하는 이동 무선 시스템의 기지국.
  11. K >1인 K개의 서로 다른 아날로그 수신 신호를 디지털화 및 필터링하기 위한 방법으로서,
    - 아날로그/디지털-변환 수단(ADM)이 병렬 접속된 K개의 아날로그/디지털-변환기(ADC(1), ..., ADC(K))를 이용하여 K개의 아날로그 수신 신호를 디지털화하는 단계;
    - 멀티플렉서(MUX)가 K개의 디지털화 신호를 다중 송신하는 단계; 및
    - 디지털 필터 회로(DF')가 상기 K개의 다중 송신된 신호를 필터링하는 단계를 포함하며, 이 경우 상기 디지털 필터 회로(DF')의 메모리 소자는 각각 길이가 K인 시프트 레지스터(T(1), ..., T(L-1))를 포함하는 방법.
  12. K >1인 K개의 서로 다른 아날로그 수신 신호를 디지털화 및 필터링하기 위한 방법으로서,
    - 아날로그/디지털-변환 수단(ADM)이 병렬 접속된 K개의 아날로그/디지털-변환기(ADC(1), ..., ADC(K))를 이용하여 K개의 아날로그 수신 신호를 디지털화하는 단계;
    - 스캐닝값에 따라 K-1개의 제로가 각각의 디지털화 신호 내에 삽입되는 단계; 및
    - 하나의 디지털 필터 회로(DF'')는 제로가 삽입된 K개의 디지털화 신호를 필터링하는 단계를 포함하며, 이 경우 상기 디지털 필터 회로(DF'')의 메모리 소자는 각각 길이가 K인 시프트 레지스터(T(1), ..., T(L-1))를 포함하는 방법.
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