KR100431527B1 - Method of forming semiconductor device including dummy pattern outside of wafer - Google Patents
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Abstract
본 발명은 웨이퍼 최외각 영역의 더미 패턴 형성방법에 관한 것으로, 웨이퍼최외각 영역의 패턴 밀도(pattern density)가 메인 칩(chip)의 패턴 밀도와 유사한 별도의 더미 패턴(extra dummy pattern)을 포함하는 반도체 장치의 미세패턴 제조방법을 제공하여, CMP 공정이 적용되는 사진 공정에 있어서 웨이퍼 최외각 영역의 들림 또는 결함 발생을 줄여 수율을 향상시킬 수 있다.The present invention relates to a method of forming a dummy pattern in the outermost region of a wafer, wherein the pattern density of the outermost region of the wafer includes an extra dummy pattern similar to the pattern density of the main chip. By providing a method of manufacturing a fine pattern of a semiconductor device, it is possible to improve the yield by reducing the lifting or defects in the outermost region of the wafer in the photo process to which the CMP process is applied.
Description
본 발명은 반도체 장치의 형성방법에 관한 것으로, 특히 반도체 웨이퍼의 최외각 영역의 더미 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a dummy pattern in the outermost region of a semiconductor wafer.
반도체 디바이스의 고집적화가 진행됨에 따라, 미세화 가공이 가속화되고 있다. 이에 따라 리소그라피 기술의 촛점 여유도(Depth Of Focus, DOF)가 감소하게 되며, 층간절연막이나 금속 배선에 있어서 미세 가공의 프로세스 마진은 없어지게 된다.As the integration of semiconductor devices is advanced, miniaturization is accelerating. As a result, the depth of focus (DOF) of the lithography technology is reduced, and the process margin of microfabrication in the interlayer insulating film or the metal wiring is eliminated.
이것을 보충하기 위해서 화학 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 한다)기술을 이용해서 디바이스 구조를 평탄화 함으로서 리소그라피 마진을 높일 수 있고, 해상도 여유를 높일 수 있다. 또한, CMP 기술은 새로운 프로세스를 구성하는 것이 가능하게 하였다. 예컨대, 소자 분리 기술로써는 얕은 트렌치 절연(Shallow Trench Isolation, 이하 STI라 한다)이고, 배선 기술로서는 다마신(damascene) 기술이다.To compensate for this, planarization of the device structure using chemical mechanical polishing (CMP) technology can increase lithography margin and increase resolution margin. In addition, CMP technology has made it possible to construct new processes. For example, shallow trench isolation (hereinafter referred to as STI) is a device isolation technique, and a damascene technique is a wiring technique.
그런데, 반도체 회로 제작 공정중 CMP 와 연계되어 평탄화를 요구하는 각 층(layer)의 사진공정 진행시, 웨이퍼의 최외각 영역 가장자리에서는 칩(chip)을 형성하지 않거나 또는 칩을 그대로 적용하여 잘려진 채로 사진공정을 진행한 후 식각 및 CMP 평탄화 공정을 진행하게 되는데, 이는 각각 다음과 같은 문제점이 있다.However, during the photolithography process of each layer requiring planarization in connection with CMP during the semiconductor circuit fabrication process, no chip is formed at the edge of the outermost region of the wafer or the chip is cut as it is. After the process proceeds to the etching and CMP planarization process, which has the following problems, respectively.
먼저, 첨부된 도면 도 3에 도시한 바와 같이 웨이퍼 최외각 영역에서 사진식각 공정시에 칩을 그대로 적용하는 경우에는 후속 CMP 공정에서 칩의 임의 영역에서 잘려진 미세 패턴에 의해 많은 결함(defect)이 유발되는 문제점이 있다. 이렇게 발생된 결함들은 웨이퍼의 최외각 영역에서 감광막 도포 및 에지 비드 제거(Edge Bead Removal, EBR) 공정 적용시에 오염원으로서 누적되어 수율을 저하시키는 요인이 된다.First, as shown in FIG. 3, when the chip is applied as it is during the photolithography process in the outermost region of the wafer, a large number of defects are caused by a fine pattern cut in an arbitrary region of the chip in a subsequent CMP process. There is a problem. The defects thus generated accumulate as contaminants during photoresist coating and edge bead removal (EBR) process application in the outermost region of the wafer, which causes a decrease in yield.
한편, 웨이퍼 최외각 영역에 사진 공정을 진행하지 아니하고 공백(blank)으로 남겨놓은 경우에는 후속 평탄화 공정에서 패턴 의존성에 의하여 최외각 영역에서 다음과 같은 문제점이 있다.On the other hand, in the case where the photolithography process is left in the outermost region of the wafer, the following problems occur in the outermost region due to the pattern dependency in the subsequent planarization process.
예컨대, STI 공정에서 CMP를 적용할 때, 웨이퍼 최외각 영역에서 식각저지층으로 사용된 패드 나이트라이드(pad nitride)가 잔류하고, 후속 공정을 진행함에 따라 잔류된 나이트라이드가 부스러져 작은 입자(particle)성 결함이 다량 야기되는 문제점이 있다.For example, when CMP is applied in the STI process, pad nitride, which is used as an etch stop layer, remains in the outermost region of the wafer, and as the subsequent process proceeds, the remaining nitride collapses to form small particles. There is a problem that a large amount of defects are caused.
또한, 층간절연막의 평탄화 공정에서 CMP를 적용할 경우에는 사진 공정을 진행하지 않은 칩(chip)의 가장자리 영역에 두껍게 남은 층간절연막이 근접하는 다이(die)에 영향을 주게 되어 인접 다이(die)에서 수율이 저하되는 문제점이 있다.In addition, when CMP is applied during the planarization of the interlayer insulating film, the remaining interlayer insulating film in the edge region of the chip which is not subjected to the photolithography process affects the die adjacent to the die. There is a problem that the yield is lowered.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 웨이퍼의 최외각 영역의 패턴 밀도(pattern density)가 메인 칩(chip)의 패턴 밀도와 유사한별도의 더미 패턴(extra dummy pattern)을 포함하는 반도체 장치의 미세패턴 제조방법을 제공하는데 목적이 있다.The present invention has been made to solve the above problems, wherein the pattern density of the outermost region of the wafer includes an extra dummy pattern similar to the pattern density of the main chip (chip). An object of the present invention is to provide a method for manufacturing a fine pattern of a semiconductor device.
도 1a는 본 발명의 일실시예에 따른 소자 격리 공정과 비트라인 공정시에 사용되는 더미 패턴의 설계 규칙.1A is a design rule of a dummy pattern used in a device isolation process and a bit line process according to an embodiment of the present invention.
도 1b는 본 발명의 일실시예에 따른 게이트 층 형성시에 사용되는 더미 패턴의 설계 규칙.1B is a design rule of a dummy pattern used in forming a gate layer according to an embodiment of the present invention.
도 2는 본 발명의 일실시예 따른 다층의 더미 패턴 형성시의 더미 패턴 적용예,2 is a dummy pattern application example when forming a dummy pattern of a multilayer according to an embodiment of the present invention;
도 3은 종래의 웨이퍼 최외각 영역의 잘려나가는 칩 형상을 나타내는 사진,3 is a photograph showing a chip shape cut out of a conventional wafer outermost region;
도 4는 본 발명의 일실시예에 따른 별도의 더미패턴을 적용한 사진.Figure 4 is a photo applying a separate dummy pattern according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100, 110 : 패턴이 형성되는 부분100, 110: pattern forming part
105, 115 : 패턴이 형성되지 않는 부분 :105, 115: The part where the pattern is not formed:
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 미세패턴 형성방법은,웨이퍼의 내부에 다수의 메인 칩을 갖는 주패턴 영역과 상기 웨이퍼의 최외각 영역에 더미패턴 영역을 구비하는 반도체 장치 제조방법에 있어서, 상기 주패턴 영역에 주패턴을 형성하는 단계, 및 상기 더미패턴 영역에 상기 주패턴과 유사한 패턴 밀도를 가지며 중앙부가 비어있는 사각형이 간격을 두고 반복되는 더미패턴을 형성하는 단계를 포함한다.A method of forming a fine pattern of a semiconductor device of the present invention for achieving the above object is a semiconductor device manufacturing method comprising a main pattern region having a plurality of main chips in the wafer and a dummy pattern region in the outermost region of the wafer. The method may include forming a main pattern in the main pattern region, and forming a dummy pattern in the dummy pattern region in which a square having a pattern density similar to the main pattern and having an empty central portion is repeated at intervals.
본 발명에 있어서, 상기 더미패턴은 중앙부가 비어있는 사각형이 간격을 두고 반복되는 패턴을 가지는 것이 바람직하다.In the present invention, it is preferable that the dummy pattern has a pattern in which a square having an empty central portion is repeated at intervals.
본 발명에 있어서, 상기 더미패턴을 두 층 연속하여 형성하는 경우에는, 각각의 패턴이 수직으로 오버랩 되도록 배치하는 것이 바람직하다.In the present invention, when the dummy pattern is formed in two successive layers, it is preferable to arrange the dummy patterns so that the patterns overlap vertically.
또한, 본 발명의 반도체 제조용 마스크는, 사진공정에서 주패턴 영역에 적용되는 메인 칩 마스크와는 별도로 웨이퍼 최외각 지역인 더미패턴 영역에 적용하는 더미패턴 마스크에 있어서, 상기 더미패턴 마스크는 패턴밀도가 상기 메인 칩 마스크 패턴 밀도와 유사하고, 중앙부가 비어있는 3μm*3μm 내외의 정사각형이 일정 간격을 두고 반복되는 패턴을 가지는 것을 특징으로 한다.Further, the semiconductor manufacturing mask of the present invention is a dummy pattern mask applied to a dummy pattern region, which is the outermost region of the wafer, separately from the main chip mask applied to the main pattern region in a photographic process, wherein the dummy pattern mask has a pattern density. Similar to the main chip mask pattern density, a square of about 3μm * 3μm with an empty central portion has a repeating pattern at regular intervals.
본 발명에 있어서, 상기 더미패턴 마스크의 패턴 밀도는 메인 칩 마스크 패턴 밀도와 유사한 것이 바람직하다.In the present invention, the pattern density of the dummy pattern mask is preferably similar to the main chip mask pattern density.
본 발명에 있어서, 상기 더미패턴 마스크의 패턴은 3μm*3μm 내외의 정사각형이 일정간격을 두고 반복되는 것이 바람직하다.In the present invention, the pattern of the dummy pattern mask is preferably a square of about 3μm * 3μm is repeated at regular intervals.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 각 사진 식각하는 층(layer)별로 웨이퍼 내의 메인 칩(main chip)과 유사한 패턴 밀도(pattern density)를 갖는 단순한 더미 패턴을 웨이퍼 최외각 영역에 적용하는 것이다. 이 별도의 더미 패턴(extra dummy pattern)은 CMP 공정 전후에 있어 메인 칩의 잔류 층간절연막 또는 토폴로지와 동일하게 유지되도록 설정하였으며, 이를 위한 패턴으로는 도우넛 형으로 설정한다.According to the present invention, a simple dummy pattern having a pattern density similar to a main chip in a wafer for each photo-etched layer is applied to the outermost region of the wafer. The extra dummy pattern is set to remain the same as the remaining interlayer insulating film or topology of the main chip before and after the CMP process, and is set to a donut type for the pattern.
또한, 패턴이 너무 작은 경우에는 사진 공정 및 이후의 공정에서 벗겨짐(peeling)이나 들뜸(lifting)이 발생할 수 있으므로, 이러한 문제점을 최소화하기 위하여 3μm*3μm의 최소 크기를 갖도록 하면서 내부에 빈 영역을 두어 패턴 밀도를 유지하도록 한다.In addition, if the pattern is too small, peeling or lifting may occur in the photographic process and subsequent processes, so that an empty area is provided while having a minimum size of 3 μm * 3 μm to minimize this problem. Maintain pattern density.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 더미 패턴을 나타내는 단면도이다.1A and 1B are cross-sectional views illustrating dummy patterns according to an embodiment of the present invention.
도 1a는 본 발명의 일실시예에 따른 STI(Shallow Trench Isolation) 공정과 비트라인 공정시에 사용되는 더미 패턴의 설계 규칙이다.1A is a design rule of a dummy pattern used in a shallow trench isolation (STI) process and a bit line process according to an embodiment of the present invention.
3μm*3μm의 도오넛형의 패턴을 기본으로서 1μm의 간격으로 반복하여 형성한다. 도면에서 진하게 표시된 부분은 양성 감광막을 사용하는 경우에 있어서, 패턴이 형성되는 부분(100)이며 나머지 표시가 되지 않은 부분은 패턴이 형성되지 않는 부분(105)이다.Based on the donut-shaped pattern of 3 micrometers * 3 micrometers, it forms repeatedly at the interval of 1 micrometer. In the drawing, the portions marked in bold are portions 100 in which a pattern is formed in the case of using a positive photoresist film, and portions in which other marks are not indicated are portions 105 in which a pattern is not formed.
상기 패턴이 형성되는 부분(100)의 간격을 조절함으로서 패턴 밀도를 조절할 수 있으며, 상기 STI(Shallow Trench Isolation) 공정과 비트라인 공정에서의 패턴 밀도는 50％이다..The pattern density may be adjusted by adjusting the interval of the portion 100 in which the pattern is formed, and the pattern density in the shallow trench isolation (STI) process and the bit line process is 50%.
도 1b는 본 발명의 일실시예에 따른 게이트 층 형성시에 사용되는 더미 패턴의 설계 규칙이다.1B is a design rule of a dummy pattern used when forming a gate layer according to an embodiment of the present invention.
STI(Shallow Trench Isolation) 공정과 비트라인 형성 공정시의 설계 규칙과 마찬가지로 기본적으로 3μm*3μm의 도오넛형의 패턴이 1μm의 간격으로 반복하여 형성한다.As with the design rules in the shallow trench isolation (STI) process and the bit line forming process, a donut-like pattern of 3 µm * 3 µm is basically formed at a repeating interval of 1 µm.
다만, 도면에서 진하게 표시된 부분인 패턴이 형성되는 부분의 길이(B)는 0.8μm로서, 패턴 밀도는 44％이다. 도면에서 빗금으로 표시된 부분은 양성 감광막을 사용하는 경우에 있어서, 패턴이 형성되는 부분(110)이며 나머지 표시가 되지 않은 부분은 패턴이 형성되지 않는 부분(115)이다.However, the length B of the part in which the pattern which is a part shown in bold in the drawing is formed is 0.8 micrometer, and the pattern density is 44%. In the drawing, portions indicated by hatched lines are portions 110 in which a pattern is formed in the case of using a positive photoresist film, and portions in which other marks are not indicated are portions 115 in which a pattern is not formed.
도 2는 본 발명의 일실시예에 따른 다층의 더미 패턴 형성시의 더미 패턴 적용예이다.2 is an example of applying a dummy pattern when forming a multilayer dummy pattern according to an exemplary embodiment of the present invention.
STI(Shallow Trench Isolation) 공정을 진행하고 게이트 형성 공정을 진행하는 경우에 있어서, 각 층간의 더미 패턴은 제각기 위치하는 것이 아니라 상호 적층되어 수직으로 오버랩(overlap)이 되도록 배치하게 적용한다.In the case of performing the STI (Shallow Trench Isolation) process and the gate forming process, the dummy patterns between the layers are not disposed, but are stacked so as to overlap each other vertically.
STI(Shallow Trench Isolation) 공정에서 형성된 사진 식각 공정에 의하여 형성된 더미 패턴(200) 위로 게이트 형성 공정시의 더미 패턴(210)이 수직으로 오버랩되어 있다.The dummy pattern 210 in the gate forming process vertically overlaps the dummy pattern 200 formed by the photolithography process formed in the shallow trench isolation (STI) process.
상기한 더미 패턴의 크기 및 밀도는 실례로서 예시한 것이며, 그 밖의 다른 층이나 디바이스에서는 실제 각각의 패턴 형성의 밀도에 따라 더미 패턴의 크기 및 밀도가 변화할 수 있다. 다만, 실제 층들의 패턴 밀도를 고려할 때, 30％ 내지 60％ 수준의 패턴 밀도를 가질 것이다.The size and density of the dummy pattern are exemplified as an example, and in other layers or devices, the size and density of the dummy pattern may vary according to the actual density of each pattern formation. However, considering the pattern density of the actual layers, it will have a pattern density of 30% to 60%.
첨부된 도면 도 4는 웨이퍼 최외각 영역에 별도의 더미패턴이 실제 적용된 사진으로서, 필요에 따라 이 더미패턴은 웨이퍼 최외각 영역의 전부 또는 일부 지역에 형성할 수 있다.4 is a photograph in which a separate dummy pattern is actually applied to the outermost region of the wafer. If necessary, the dummy pattern may be formed in all or some regions of the outermost region of the wafer.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어진 본 발명은, CMP 공정이 적용되는 사진 식각 공정에 있어서 웨이퍼의 최외각 지역에 더미 패턴을 형성함으로서 최외각 영역의 들림 또는 결함 발생을 줄일 수 있는 효과가 있다.According to the present invention, the dummy pattern is formed in the outermost region of the wafer in the photolithography process to which the CMP process is applied, thereby reducing the lifting or defect generation of the outermost region.
또한 CMP와 연관되지 않는 임의의 층(layer)의 사진 식각 공정에도 적용하여 미세 패턴 형성에 있어서 결함을 줄일 수 있어 수율을 향상시킬 수 있는 현저한 효과가 있다.In addition, it can be applied to the photolithography process of any layer not associated with CMP, which can reduce defects in the formation of fine patterns, thereby improving the yield.
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