KR20010087540A - Method for fabricating of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 웨이퍼의 엣지와중앙의 단차를 제거함으로써 엣지에 인접한 다이 영역의 콘택 불량을 줄일 수 있어서 수율을 향상시킬 수 있는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device which can improve the yield by eliminating contact defects in a die region adjacent to an edge by removing a step difference between the edge and the center of the wafer.
일반적으로 반도체 장치는 도 1에 도시한 바와 같이, 원형 웨이퍼(100)를 가로 세로의 스크라이브 라인(102)에 의해 다수의 다이 영역(120)으로 분할한다. 각 다이 영역(120)에는 회로 패턴이 형성되고, 회로 패턴이 형성된 다음에는 스크라이브 라인(102)을 따라 각 다이로 분할되어 하나의 집적회로 칩을 이룬다.In general, as shown in FIG. 1, the semiconductor device divides the circular wafer 100 into a plurality of die regions 120 by horizontal and vertical scribe lines 102. A circuit pattern is formed in each die region 120, and after the circuit pattern is formed, each die is divided into dies along the scribe line 102 to form one integrated circuit chip.
웨이퍼(100)는 완전한 원이 아니라 웨이퍼의 실리콘 결정방향 정보와 기판에 도핑된 불순물의 타입정보를 표시하기 위하여 원호의 일부가 잘려진 플랫존(130)을 가진다. 도시된 웨이퍼(100)는 결정방향이 111이고 P형 불순물로 도핑된 실리콘 웨이퍼를 나타낸다.The wafer 100 has a flat zone 130 in which a portion of the arc is cut off to display the silicon crystal direction information of the wafer and the type information of the doped impurities in the substrate, rather than a complete circle. The illustrated wafer 100 represents a silicon wafer having a crystal orientation of 111 and doped with P-type impurities.
칩은 다이 형태를 이루고 플랫존을 가지는 웨이퍼는 원형태이므로 웨이퍼 엣지에는 완전한 다이 영역을 이루지 못하는 엣지영역(110)(빗금친 영역)이 존재하게 된다.Since the chip forms a die and the wafer having a flat zone is a circular shape, there is an edge region 110 (hatched region) which does not form a complete die region at the wafer edge.
통상적으로 회로 패턴이 형성되지 않은 엣지영역(110)에는 웨이퍼 얼라인 키들(112, 114) 및 롯트 식별번호(116) 등이 형성된다. 특히, 플랫존에는 일부 얼라인 키(114)와 롯트 식별번호(116)가 형성된다.Typically, the wafer alignment keys 112 and 114, the lot identification number 116, and the like are formed in the edge region 110 in which the circuit pattern is not formed. In particular, some alignment keys 114 and lot identification numbers 116 are formed in the flat zone.
따라서, 반도체 제조시에 얼라인 키(112, 114)와 롯트 식별번호(116)가 후속 공정에서도 관찰이 가능하도록 하기 위하여 회로 패턴의 형성시 형성된 패턴에 의해 가려지지 않도록 엣지영역(110)에는 패턴, 구체적으로 불투명한 폴리실리콘 및 금속패턴 등을 형성하지 않는 것이 불문율 처럼 인식되어 있다.Therefore, in the semiconductor manufacturing process, the alignment area 112 and 114 and the lot identification number 116 are patterned on the edge region 110 so that they are not obscured by the pattern formed during the formation of the circuit pattern in order to be able to observe the subsequent process. In particular, it is recognized that the non-transparent polysilicon, the metal pattern, and the like are not formed.
그러므로, 엣지영역(130)에는 패턴과 패턴 사이에 절연을 위한 층간 절연막 등이 공정이 진행되어 감에 따라 적층되어 중앙에 비하여 두께가 두꺼워지게 되어 중앙과 엣지영역(110)이 단차를 가지게 된다. 그러므로, ×표시된 주변 다이영역들은 엣지영역(110)의 단차의 영향을 받게 된다.Therefore, in the edge region 130, an interlayer insulating film for insulation between the pattern and the pattern is stacked as the process progresses, and the thickness becomes thicker than the center so that the center and the edge region 110 have a step. Therefore, peripheral die areas marked with x are affected by the step of the edge area 110.
도 2에 도시한 바와 같이, 이와 같은 단차는 엣지영역에 인접한 주변 다이 영역들의 콘택 실패를 야기시킨다. 즉, 중앙(150)을 기준으로 콘택 깊이(h1)를 설정하고 절연막의 식각 엔드점을 제어하기 때문에 중앙에 비하여 엣지영역에 의해 영향을 받아 상대적으로 두께(h2)로 두껍게 덮힌 엣지영역(154)에 인접한 다이영역(152)에서는 콘택이 완전하게 형성되지 못하여 콘택 실패가 발생하게 된다. 따라서, 중앙의 다이영역(150)에 비하여 엣지영역(154)에 인접한 다이영역(152)의 불량율이 상대적으로 높게 나타나고 있는 실정이다.As shown in FIG. 2, such a step causes contact failure of peripheral die regions adjacent to the edge region. That is, since the contact depth h1 is set based on the center 150 and the etching end point of the insulating layer is controlled, the edge region 154 thickly covered with a thickness h2 is affected by the edge region compared to the center. In the die region 152 adjacent to the contact, the contact is not completely formed, and a contact failure occurs. Accordingly, the defect rate of the die region 152 adjacent to the edge region 154 is relatively higher than that of the center die region 150.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 웨이퍼의 엣지와 중앙의 단차를 제거함으로써 엣지에 인접한 다이 영역의 콘택 불량을 줄일 수 있어서 수율을 향상시킬 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device which can improve the yield by reducing contact defects in the die region adjacent to the edge by eliminating the step between the edge and the center of the wafer in order to solve the problems of the prior art. There is.
도 1은 종래의 웨이퍼의 평면도.1 is a plan view of a conventional wafer.
도 2는 도 1의 A-A선 단면도.2 is a cross-sectional view taken along the line A-A of FIG.
도 3은 본 발명에 의한 웨이퍼의 평면도.3 is a plan view of a wafer according to the present invention;
도 4는 도 3의 B-B선 단면도.4 is a cross-sectional view taken along the line B-B in FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 웨이퍼 102 : 스크라이브 영역100 wafer 102 scribe area
110 : 엣지영역 112, 114 : 얼라인 키110: edge area 112, 114: alignment key
116 : 롯트 식별번호 120 : 다이영역116: lot identification number 120: die area
130 : 플랫존 150 : 중앙 다이영역130: flat zone 150: center die area
152 : 주변 다이영역 154 : 엣지영역152: peripheral die area 154: edge area
160 : 더미패턴 170 : 더미 샷160: dummy pattern 170: dummy shot
180 : 표식영역 190 : 주변노광라인180: marking area 190: ambient exposure line
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 플랫 존 타입의 웨이퍼 상에 분할된 복수의 다이 영역들에 각각 동일 패턴을 형성하는 반도체 장치의 제조방법에 있어서, 중앙과 엣지 사이의 단차를 없애기 위하여 상기 웨이퍼의엣지 영역에도 상기 복수의 다이 영역들과 동일한 더미 패턴을 형성하는 것을 특징으로 한다.In order to achieve the object of the present invention described above, the apparatus of the present invention is a method of manufacturing a semiconductor device in which a same pattern is formed in a plurality of die regions divided on a flat zone type wafer, wherein a step between a center and an edge is provided. In order to eliminate the problem, the same dummy pattern as that of the plurality of die regions is formed in the edge region of the wafer.
상기 엣지 영역의 웨이퍼 롯트 식별번호 및 얼라인 키가 형성된 표식영역에는 상기 더미 패턴이 형성되지 않도록 하기 위하여 노광 공정시 이들 표식영역을 노광시킨다.In order to prevent the dummy pattern from being formed in the marking area on which the wafer lot identification number and the alignment key of the edge area are formed, the marking areas are exposed during the exposure process.
상기 롯트 식별번호 표식영역은 엣지 노광시 동시에 노광시키고, 상기 얼라인 키 표식영역은 상기 다이 영역 노광 후 노광 장비의 블랭킹 노광에 의해 노광시키는 것이 바람직하다.Preferably, the lot identification number marking area is exposed at the time of edge exposure, and the alignment key marking area is exposed by blanking exposure of the exposure apparatus after the die area exposure.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.
도 3은 본 발명에 의한 웨이퍼의 평면을 나타내고, 도 4는 도 3의 B-B선 단면을 나타낸다.3 is a plan view of the wafer according to the present invention, and FIG. 4 is a cross-sectional view taken along line B-B in FIG.
도시한 바와 같이, 웨이퍼(100)는 중앙의 다이영역(120)들과 엣지영역(110)을 포함한다. 각 다이영역(120)들은 스크라이브 라인(102)에 의해 서로 구획된다. 엣지영역(110)에는 웨이퍼 얼라인 키(112, 114) 및 롯트 식별번호(116)가 형성된다.As shown, the wafer 100 includes a central die region 120 and an edge region 110. Each die region 120 is partitioned from one another by a scribe line 102. In the edge region 110, wafer alignment keys 112 and 114 and a lot identification number 116 are formed.
본 발명에서는 엣지영역(110)에도 중앙의 다이영역(120)과 동일한 더미 패턴(160)을 형성하기 위하여 노광, 현상 및 식각 공정을 진행하는 것이다.In the present invention, the exposure, development, and etching processes are performed in the edge region 110 to form the same dummy pattern 160 as the center die region 120.
즉, 노광장비인 스캔 스텝퍼에서 중앙의 다이영역(120)뿐만 아니라 엣지영역(110)에도 중앙과 동일한 패턴 마스크를 사용하여 더미 샷(SHOT)(170)(도면에서 돗트 포시된 영역)을 수행하여 노광시킨다. 그러나, 이와 같이 패턴을 엣지영역(110)에 형성하게 되면, 엣지영역(110)에 형성된 웨이퍼 얼라인 키(112, 114)와 롯트 식별번호(116) 상에 더미패턴(160)이 형성되어 후속공정에서 이들을 관찰할 수 없게 된다.That is, in the scan stepper, which is an exposure apparatus, dummy shots (SHOT) 170 (dot dotted regions in the drawing) are performed on the edge area 110 as well as the center die area 120 using the same pattern mask as the center. It exposes. However, when the pattern is formed in the edge region 110 in this manner, a dummy pattern 160 is formed on the wafer alignment keys 112 and 114 and the lot identification number 116 formed in the edge region 110. It becomes impossible to observe them in the process.
그러므로, 얼라인 키(112, 114) 및 롯트 식별번호(116)를 노광시켜서 식각공정으로 제거하여 이들 위에 패턴이 형성되지 않도록 하지 않으면 안된다.Therefore, the alignment keys 112 and 114 and the lot identification number 116 must be exposed and removed by an etching process so that a pattern is not formed on them.
따라서, 본 발명에서는 얼라인 키(112, 114)의 노광은 스캔 스텝퍼에서 회로패턴의 스캔 노광작업 후 얼라인 키(112, 114)의 표식영역의 노광을 위해 블랭킹 노광을 수행한다. 블랭킹 노광이란 노광장비의 광로 상에 설치된 블라인더를 통하여 웨이퍼의 나머지 부분을 가리고 얼라인 키(112, 114)의 표식영역(180)만을 열어서 노광시키는 공정이다.Therefore, in the present invention, the exposure of the alignment keys 112 and 114 performs a blanking exposure for exposing the mark areas of the alignment keys 112 and 114 after the scanning exposure operation of the circuit pattern in the scan stepper. The blanking exposure is a process of covering the remaining portion of the wafer through a blinder provided on the optical path of the exposure apparatus and exposing only the marking areas 180 of the alignment keys 112 and 114 to be exposed.
다음에 스캔 스텝퍼에서 웨이퍼를 현상 유니트로 이송한 다음에 현상공정 이전에 웨이퍼의 주변 노광시 엣지 노광(EEW : EDGE EXPOSURE WAFER) 라인(190)을 조정하여 플랫존(130)에 위치한 롯트 식별번호(116)의 표식영역을 엣지노광영역으로 포함되도록 하여 노광시킨다. 주변 노광공정은 웨이퍼의 가장자리에 소정 폭으로 레지스트를 제거하기 위하여 수행되는 공정이다. 이와 같은 주변 노광공정에 의해 가장자리의 레지스트를 제거함으로써 후속 공정으로의 파티클의 전이에 의한 오염 등을 방지할 수 있다.Next, the wafer is transferred from the scan stepper to the developing unit, and then the edge exposure (EEW: EDGE EXPOSURE WAFER) line 190 is adjusted during peripheral exposure of the wafer before the developing process. The marker area 116 is included as an edge exposure area for exposure. The peripheral exposure process is a process performed to remove resist with a predetermined width at the edge of the wafer. By removing the resist at the edge by such a peripheral exposure step, it is possible to prevent contamination due to the transition of particles to the subsequent step.
따라서, 이와 같이 3차에 걸쳐서 노광된 웨이퍼를 현상공정에 의해 현상시키면, EEW라인 바깥쪽, 얼라인 키 노광영역(180), 회로패턴에 의한 노광된 영역의 레지스트가 제거되어 하부 막질이 노출되게 된다.Therefore, when the wafer exposed in the third order is developed by the developing process, the resist of the exposed area outside the EEW line, the alignment key exposure area 180, and the circuit pattern is removed to expose the lower film quality. do.
이어서, 다음 공정의 식각공정에 의해 도포된 하부 막질을 레지스트 패턴에 의해 선택적으로 제거하게 되면, 다이영역(120)에는 원하는 회로 패턴이 형성되고, 엣지영역(110)에는 다이영역과 동일한 더미패턴(160)이 얼라인 키의 표식영역과 롯트 식별번호의 표식영역을 피하여 형성되게 된다.Subsequently, when the lower film quality applied by the etching process of the following process is selectively removed by the resist pattern, a desired circuit pattern is formed in the die region 120, and in the edge region 110, a dummy pattern ( 160 is formed to avoid the marking area of the alignment key and the marking area of the lot identification number.
그러므로, 도 4에 도시된 바와 같이, 중앙의 다이영역과 주변의 엣지영역에 동일한 공정에 의해 패턴이 형성되게 되므로 적층된 퇴적물의 높이가 동일한 높이로 형성된다.Therefore, as shown in FIG. 4, the pattern is formed in the center die area and the peripheral edge area by the same process, so that the height of the stacked deposits is formed to the same height.
즉, 기판 상에 액티브 영역을 한정하기 위한 필드 산화막을 형성하고, 액티브영역에 게이트 산화막, 폴리실리콘 및 실리사이드로 구성된 게이트 전극, 게이트 전극 상에 형성된 캡층, 스페이서 등이 순차적으로 형성되고, 불순물영역을 형성한 다음에 열산화막 및 BPSG의 층간절연막을 덮어서 액티브 소자를 형성하게 된다.That is, a field oxide film for defining an active region is formed on the substrate, and a gate electrode composed of a gate oxide film, polysilicon and silicide, a cap layer formed on the gate electrode, a spacer, etc. are sequentially formed in the active region, and an impurity region is formed. After forming, the active element is formed by covering the thermal oxide film and the interlayer insulating film of the BPSG.
이와 같은 과정으로 게이트 전극층의 형성시 다이영역과 엣지영역에 동일한 패턴을 형성하게 되므로, 엣지영역에서도 더미 패턴(160)을 제외한 영역에 게이트 산화막, 캡층 등의 절연막이 적층되지 않게 된다.Since the same pattern is formed in the die region and the edge region when the gate electrode layer is formed in this manner, an insulating film such as a gate oxide film or a cap layer is not stacked in the edge region except for the dummy pattern 160.
한편, 얼라인 키 및 롯트 식별번호등이 표식되는 표식영역 상에 회로패턴이 오버랩되더라도 후속 노광공정에 의해 이들 표식영역이 노광되므로 게이트 전극 패턴이 이들 표식영역에는 형성되지 않게 된다.On the other hand, even if the circuit pattern overlaps on the marking areas marked with the alignment key, the lot identification number, etc., the gate electrode patterns are not formed in these marking areas because these marking areas are exposed by the subsequent exposure process.
따라서, 표식영역을 가리지 않고 더미패턴이 엣지영역에 형성되므로 엣지영역(154)에 인접한 주변 다이영역들(152)에도 중앙의 다이영역(150)과 동일한 높이의 절연막이 형성된다. 그러므로, 콘택홀 형성시 동일한 공정 조건에서 콘택홀이 완전하게 형성되므로 콘택 실패 등의 불량이 줄어들게 되는 것이다.Therefore, since the dummy pattern is formed in the edge region without covering the mark region, an insulating film having the same height as the center die region 150 is also formed in the peripheral die regions 152 adjacent to the edge region 154. Therefore, when the contact hole is formed, defects such as contact failure are reduced because the contact hole is completely formed under the same process conditions.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
이상, 설명한 바와 같이 본 발명에서는 웨이퍼의 엣지에 다이 영역과 동일한 더미 패턴을 형성하여 중앙과 단차를 제거함으로써, 엣지에 인접한 다이 영역에서 발생되는 콘택 불량을 줄일 수 있어서, 수율을 향상시킬 수 있다.As described above, in the present invention, by forming a dummy pattern identical to the die region at the edge of the wafer to eliminate the center and the step, contact defects generated in the die region adjacent to the edge can be reduced, and the yield can be improved.
Claims (3)
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