KR100995142B1 - Contact hole formation method of semiconductor device - Google Patents

Contact hole formation method of semiconductor device Download PDF

Info

Publication number
KR100995142B1
KR100995142B1 KR1020080131690A KR20080131690A KR100995142B1 KR 100995142 B1 KR100995142 B1 KR 100995142B1 KR 1020080131690 A KR1020080131690 A KR 1020080131690A KR 20080131690 A KR20080131690 A KR 20080131690A KR 100995142 B1 KR100995142 B1 KR 100995142B1
Authority
KR
South Korea
Prior art keywords
film
pattern
layer
spacer
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020080131690A
Other languages
Korean (ko)
Other versions
KR20100073103A (en
Inventor
유태준
이상태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080131690A priority Critical patent/KR100995142B1/en
Publication of KR20100073103A publication Critical patent/KR20100073103A/en
Application granted granted Critical
Publication of KR100995142B1 publication Critical patent/KR100995142B1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체소자의 컨택홀 형성방법은, 제1 포토레지스트막패턴을 이용하여 기판 위의 절연막 위에 제1 개구부를 갖는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴의 측면에 스페이서막을 형성하는 단계와, 스페이서막의 일부 및 하드마스크막패턴의 일부를 노출시키는 제2 포토레지스트막패턴을 형성하는 단계와, 제2 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 하드마스크막패턴 및 절연막을 제1 식각하여 절연막을 관통하는 제1 컨택홀을 형성하는 단계와, 제2 포토레지스트막패턴을 제거하는 단계와, 스페이서막의 일부 및 스페이서막 사이의 절연막을 노출시키는 제3 포토레지스트막패턴을 형성하는 단계와, 제3 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 절연막을 제2 식각하여 절연막을 관통하는 제2 컨택홀을 형성하는 단계와, 제3 포토레지스트막패턴을 제거하는 단계와, 그리고 하드마스크막패턴 및 스페이서막을 제거하는 단계를 포함한다.The method of forming a contact hole in a semiconductor device according to the present invention includes forming a hard mask film pattern having a first opening on an insulating film on a substrate by using a first photoresist film pattern, and forming a spacer film on a side of the hard mask film pattern. Forming a second photoresist film pattern exposing a portion of the spacer film and a portion of the hard mask film pattern; forming a hard mask film pattern and an insulating film exposing the second photoresist film pattern and the spacer film as an etch mask; Forming a first contact hole penetrating the insulating film by first etching the metal, removing the second photoresist film pattern, and exposing a portion of the spacer film and the insulating film between the spacer film. Forming the second photoresist layer pattern and the spacer layer by etching the second insulating layer; The comprises the step of removing the second step of forming a contact hole, and a third step of removing the photoresist film patterns, and the hard mask pattern and the spacer film.

포토리소그라피, 컨택홀, 스페이서 Photolithography, Contact Hole, Spacer

Description

반도체소자의 컨택홀 형성방법{Method of fabricating contact hole in semiconductor device}Method of fabricating contact hole in semiconductor device

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 컨택홀 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming contact holes in a semiconductor device.

반도체소자의 집적도가 증가함에 따라 디자인룰이 감소하고, 이에 따라 컨택홀의 크기도 또한 작아지고 있다. 따라서 점점 미세한 크기의 컨택홀 형성이 요구되고 있지만 현재 그 요구를 충족시키는데 한계가 있다. 그 원인들로는 여러 가지가 있을 수 있으며, 리소그라피 공정기술의 한계 또한 하나의 주요 원인으로 작용하고 있다.As the degree of integration of semiconductor devices increases, the design rules decrease, and the size of the contact holes also decreases. Therefore, the formation of contact holes of finer size is required, but there is a limit to meet the demand. There are many possible causes, and the limitation of lithography process technology is also a major cause.

예컨대 컨택홀 형성을 위해서는, 먼저 컨택홀을 형성하고자 하는 절연막 위에 포토레지스트막패턴을 형성하여야 한다. 포토레지스트막패턴은 절연막 표면 중에서 컨택홀이 형성될 부분을 노출시키는 개구부를 갖는다. 이후 포토레지스트막패턴을 식각마스크로 한 식각으로 절연막의 노출부분을 식각함으로써, 절연막을 관통하여 아래의 하부막을 일부 노출시키는 컨택홀이 만들어진다. 따라서 포토레지스트막패턴의 개구부 크기에 따라 컨택홀의 크기 또한 결정된다. 그런데 미세한 크기의 컨택홀을 형성하기 위해서는, 포토레지스트막패턴의 개구부 크기도 미세하게 만들어야 한다. 포토레지스트막패턴의 형성은, 포토레지스트막을 코팅하고, 포토마스크 및 포토리소그라피 기술을 이용한 노광을 수행하여 포토레지스트막의 특성을 부분적으로 변화시키고, 그리고 현상공정을 통해 포토레지스트막의 특성이 변화된 부분을 제거하는 과정을 통해 이루어진다. 따라서 포토레지스트막패턴의 개구부를 원하는 정도의 미세한 크기로 만들기 위해서는, 포토레지스트막에 대해 원하는 크기만큼 노광이 정밀하게 이루어져야 한다. 그러나 노광될 영역이 미세해질수록 포토리소그라피 기술의 해상력 한계 등의 원인으로 노광이 정밀하게 이루어지지 않고 있다.For example, in order to form a contact hole, first, a photoresist film pattern must be formed on an insulating film on which a contact hole is to be formed. The photoresist film pattern has an opening that exposes a portion where a contact hole is to be formed in the insulating film surface. Thereafter, the exposed portion of the insulating layer is etched by etching using the photoresist layer pattern as an etch mask, thereby forming a contact hole through the insulating layer to partially expose the lower layer. Therefore, the size of the contact hole is also determined by the opening size of the photoresist film pattern. However, in order to form a contact hole having a fine size, the opening size of the photoresist film pattern must also be made fine. The formation of the photoresist film pattern may be performed by coating a photoresist film, performing exposure using a photomask and photolithography technique to partially change the properties of the photoresist film, and removing portions where the properties of the photoresist film are changed through the developing process. This is done through the process. Therefore, in order to make the opening of the photoresist film pattern to the desired minute size, the exposure should be precisely performed by the desired size with respect to the photoresist film. However, as the area to be exposed becomes finer, exposure is not precisely performed due to the limitation of resolution of photolithography technology.

따라서 최근에는 이와 같은 한계를 극복하기 위한 여러 가지 방법들이 제안된 바 있다. 일 예로, 포토리소그라피 기술을 사용하여 최대한 작은 크기의 개구부를 갖는 포토레지스트막패턴을 형성하고, 포토레지스트막패턴에 대한 리플로우 공정을 수행하는 방법을 통해 포토리소그라피 기술의 한계를 극복할 수 있다. 리플로우 공정에 의해, 포토레지스트막이 포토레지스트막패턴의 개구부 노출측면에 리플로우되고, 이에 따라 포토레지스트막패턴의 개구부 크기는 작아진다. 다른 예로서, 포토레지스트막패턴에 반응물질을 코팅하고, 반응물질과 포토레지스트막패턴을 반응시켜 개구부의 크기를 줄이는 방법도 제안된 바 있다.Therefore, in recent years, various methods have been proposed to overcome these limitations. For example, a photoresist pattern may be overcome by using a photolithography technique to form a photoresist pattern having the smallest opening and performing a reflow process on the photoresist pattern. By the reflow process, the photoresist film is reflowed on the exposed side of the opening of the photoresist film pattern, whereby the opening size of the photoresist film pattern is reduced. As another example, a method of reducing a size of an opening by coating a reactant on a photoresist layer pattern and reacting the reactant with the photoresist layer pattern has also been proposed.

그러나 리플로우 공정을 이용하는 경우, 컨택홀들의 간격이 일정하지 않을 경우 리플로우되는 포토레지스트막의 양이 달라질 수 있다. 즉 컨택홀들의 간격이 좁은 부분에서 리플로우되는 포토레지스트막의 양보다 컨택홀들의 간격이 넓은 부 분에서 리플로우되는 포토레지스트막의 양이 더 많다. 따라서 컨택홀들의 간격이 좁은 부분에서의 개구부의 크기보다 컨택홀들의 간격이 넓은 부분에서의 개구부의 크기가 더 작아지며, 결과적으로 균일한 크기의 컨택홀을 형성하기가 용이하지 않게 된다. 반응물질을 이용하는 경우에는 반응물질에서 유발되는 디펙(defect)으로 인해 반도체소자의 안정성이 저하될 수 있다.However, when the reflow process is used, the amount of the photoresist film to be reflowed may be changed when the contact holes are not uniformly spaced. That is, the amount of the photoresist film reflowed in the portion where the contact holes are wider is larger than the amount of the photoresist layer that is reflowed in the portion where the contact holes are narrow. Therefore, the size of the openings in the portions where the contact holes are wider is smaller than the size of the openings in the portions where the spaces of the contact holes are narrow, and as a result, it is difficult to form contact holes of uniform size. In the case of using a reactant, stability of the semiconductor device may be reduced due to defects caused by the reactant.

본 발명이 해결하고자 하는 기술적 과제는, 포토리소그라피 기술의 한계를 극복하면서, 컨택홀들 사이의 간격 차이에 무관하게 크기가 균일하고 디펙이 발생되지 않도록 하는 반도체소자의 컨택홀 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a contact hole in a semiconductor device which overcomes limitations of photolithography technology and is uniform in size and does not cause defects regardless of the gap between contact holes. .

일 실시예에 따른 반도체소자의 컨택홀 형성방법은, 제1 포토레지스트막패턴을 이용하여 기판 위의 절연막 위에 제1 개구부를 갖는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴의 측면에 스페이서막을 형성하는 단계와, 스페이서막의 일부 및 하드마스크막패턴의 일부를 노출시키는 제2 포토레지스트막패턴을 형성하는 단계와, 제2 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 하드마스크막패턴 및 절연막을 제1 식각하여 절연막을 관통하는 제1 컨택홀을 형성하는 단계와, 제2 포토레지스트막패턴을 제거하는 단계와, 스페이서막의 일부 및 스페이서막 사이의 절연막을 노출시키는 제3 포토레지스트막패턴을 형성하는 단계와, 제3 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 절연막을 제2 식각하여 절연막을 관통하는 제2 컨택홀을 형성하는 단계와, 제3 포토레지스트막패턴을 제거하는 단계와, 그리고 하드마스크막패턴 및 스페이서막을 제거하는 단계를 포함한다.In another embodiment, a method of forming a contact hole in a semiconductor device may include forming a hard mask layer pattern having a first opening on an insulating layer on a substrate by using a first photoresist layer pattern, Forming a spacer film, forming a second photoresist film pattern exposing a portion of the spacer film and a portion of the hard mask film pattern, and a hard mask film pattern exposing the second photoresist film pattern and the spacer film as an etch mask. And etching the insulating film to form a first contact hole penetrating the insulating film, removing the second photoresist film pattern, and exposing the insulating film between the spacer film and a portion of the spacer film. Forming an pattern, and etching the insulating film exposing the third photoresist layer pattern and the spacer layer as an etch mask for the second time to form an insulating layer. The through and removing a second step of forming a contact hole, and a third step of removing the photoresist film patterns, and the hard mask pattern and the spacer film.

일 예에서, 하드마스크막패턴은 산화막을 사용하여 형성한다.In one example, the hard mask film pattern is formed using an oxide film.

일 예에서, 하드마스크막패턴은 라인 형태로 형성한다.In one example, the hard mask film pattern is formed in a line shape.

일 예에서, 스페이서막은 제1 식각시 식각마스크로 사용될 수 있을 정도로 절연막 및 하드마스크막패턴과 충분한 식각선택비를 갖는 물질막으로 형성한다. 이 경우 절연막 및 하드마스크막패턴은 산화막으로 형성하고, 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성할 수 있다.In one example, the spacer layer may be formed of an insulating layer and a material layer having a sufficient etching selectivity with an insulating mask and a hard mask layer pattern to be used as an etching mask during the first etching. In this case, the insulating film and the hard mask film pattern may be formed of an oxide film, and the spacer film may be formed to include at least one of a metal film and a nitride film.

일 예에서, 스페이서막은 제2 식각시 식각마스크로 사용될 수 있을 정도로 절연막과 충분한 식각선택비를 갖는 물질막으로 형성한다. 이 경우 절연막은 산화막으로 형성하고, 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성할 수 있다.In one example, the spacer layer is formed of a material layer having a sufficient etching selectivity with the insulating layer to be used as an etching mask during the second etching. In this case, the insulating film may be formed of an oxide film, and the spacer film may be formed to include at least one of a metal film and a nitride film.

일 예에서, 스페이서막은 이중막 구조를 갖도록 형성한다. 이 경우 이중막 구조의 스페이서막은 금속막 및 질화막의 적층구조일 수 있다.In one example, the spacer film is formed to have a double film structure. In this case, the double layer spacer film may have a stacked structure of a metal film and a nitride film.

일 예에서, 제2 포토레지스트막패턴은 하드마스크막패턴의 측면에 인접하는 스페이서막의 일부를 노출시키고, 스페이서막에 인접하는 하드마스크막패턴의 일부를 노출시키도록 형성한다.In one example, the second photoresist film pattern is formed to expose a portion of the spacer film adjacent to the side of the hard mask film pattern and to expose a portion of the hard mask film pattern adjacent to the spacer film.

일 예에서, 제2 포토레지스트막패턴 및 제3 포토레지스트막패턴은 홀 형태로 형성한다.In one example, the second photoresist film pattern and the third photoresist film pattern are formed in a hole shape.

일 예에서, 스페이서막의 두께는, 인접하는 스페이서막 사이에서 노출되는 절연막의 폭이 제1 컨택홀의 폭과 동일하도록 설정한다.In one example, the thickness of the spacer film is set such that the width of the insulating film exposed between adjacent spacer films is equal to the width of the first contact hole.

일 예에서, 하드마스크막패턴 및 스페이서막을 제거하는 단계는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행한다.In one example, removing the hard mask film pattern and the spacer film is performed using a chemical mechanical polishing (CMP) process.

본 발명에 따르면, 포토리소그라피 기술의 한계에 의한 최소 크기의 컨택홀보다 작은 크기의 미세한 컨택홀을 형성할 수 있다는 이점이 제공된다.According to the present invention, there is provided an advantage of forming a fine contact hole of a smaller size than the minimum size of the contact hole due to the limitation of photolithography technology.

도 1을 참조하면, 기판(100) 위에 하부막(102)을 형성한다. 기판(100)은 실리콘기판일 수 있으나, 절연막 위 실리콘(SOI; Silicon On Insulator) 기판일 수도 있다. 하부막(102)은 컨택을 통해 상부막(미도시)과 연결될 막으로서, 통상적으로 폴리실리콘막과 같은 도전막으로 이루어진다. 비록 도면상에는 하부막(102)이 기판(100) 바로 위에 배치되어 있는 것으로 도시되어 있지만, 기판(100)과 하부막(102) 사이에 다른 막들이 배치될 수도 있다는 것은 당연하다. 하부막(102) 위에 절연막(104)을 형성한다. 절연막(104)은 컨택홀이 형성될 막으로서, 산화막과 같은 통상의 층간절연(ILD; InterLayer Dielectric)막일 수 있다. 절연막(104) 위에 하드마스크막(106)을 형성한다. 하드마스크막(106)은 산화막을 사용하여 형성할 수 있다. 하드마스크막(106) 위에 제1 포토레지스트막패턴(110)을 형성한다. 제1 포토레지스트막패턴(110)은 하드마스크막(106)의 일부 표면을 노출시키는 개구부(112)를 갖는다. 비록 도 1에서 나타나지는 않지만, 제1 포토레지스트막패턴(110)은 개구부(112)의 폭(W1)만큼 이격된 라인(line) 형태로 형성된다. 본 실시예에서는, 컨택홀 3개가 배치될 수 있을 정도의 폭으로 개구부(112)의 폭(W1)을 설정한다.Referring to FIG. 1, a lower layer 102 is formed on a substrate 100. The substrate 100 may be a silicon substrate, but may also be a silicon on insulator (SOI) substrate on the insulating layer. The lower layer 102 is a layer to be connected to an upper layer (not shown) through a contact, and is usually made of a conductive layer such as a polysilicon layer. Although the lower film 102 is shown as being disposed directly on the substrate 100 in the drawings, it is obvious that other films may be disposed between the substrate 100 and the lower film 102. An insulating film 104 is formed on the lower film 102. The insulating film 104 is a film in which contact holes are to be formed, and may be a conventional interlayer dielectric (ILD) film such as an oxide film. A hard mask film 106 is formed over the insulating film 104. The hard mask film 106 can be formed using an oxide film. The first photoresist film pattern 110 is formed on the hard mask film 106. The first photoresist film pattern 110 has an opening 112 exposing a part of the surface of the hard mask film 106. Although not shown in FIG. 1, the first photoresist film pattern 110 is formed in a line shape spaced apart by the width W1 of the opening 112. In the present embodiment, the width W1 of the opening 112 is set to a width such that three contact holes can be disposed.

도 2를 참조하면, 제1 포토레지스트막패턴(도 1의 110)을 식각마스크로 한 식각으로 하드마스크막(도 1의 106)의 노출부분을 식각한다. 이 식각에 의해 절연막(104)의 일부 표면을 노출시키는 개구부(108)를 갖는 하드마스크막패턴(107)이 형성된다. 하드마스크막패턴(107)을 형성한 후에는 제1 포토레지스트막패턴(110)을 제거한다. 도 3은 도 2의 평면도로서, 도 3의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도가 도 2의 단면도이다. 도 2 및 도 3에 나타낸 바와 같이, 하드마스크막패턴(107)은 제1 포토레지스트막패턴(110)과 동일하게 개구부(108)의 폭(W2)만큼 이격된 라인 형태로 형성된다. 하드마스크막패턴(107)의 개구부(108)의 폭(W2)은 제1 포토레지스트막패턴(110)의 개구부(112)의 폭(W1)과 실질적으로 동일하다. 하드마스크막패턴(107)의 개구부(108)에 의해 3개의 컨택홀이 형성될 절연막(104) 표면이 노출된다.Referring to FIG. 2, an exposed portion of the hard mask film 106 (in FIG. 1) is etched by etching the first photoresist film pattern 110 (in FIG. 1) as an etching mask. This etching forms a hard mask film pattern 107 having an opening 108 for exposing a part of the surface of the insulating film 104. After the hard mask film pattern 107 is formed, the first photoresist film pattern 110 is removed. FIG. 3 is a plan view of FIG. 2, and a cross-sectional view taken along the line II-II ′ of FIG. 3 is a cross-sectional view of FIG. 2. 2 and 3, the hard mask film pattern 107 is formed in a line shape spaced apart by the width W2 of the opening 108, similarly to the first photoresist film pattern 110. The width W2 of the opening 108 of the hard mask film pattern 107 is substantially the same as the width W1 of the opening 112 of the first photoresist film pattern 110. The surface of the insulating film 104 on which three contact holes are to be formed is exposed by the opening 108 of the hard mask film pattern 107.

도 4를 참조하면, 절연막(104)의 노출 표면 및 하드마스크막패턴(107) 위에 스페이서용 물질막(210/220)을 형성한다. 스페이서용 물질막(210/220)은, 비록 단일막으로도 형성할 수 있지만, 본 실시예에서는 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)의 이중막으로 형성한다. 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)은 하드마스크막패턴(107) 및 절연막(104)과의 식각선택비가 충분한 물질을 사용하여 형성한다. 일 예로, 하드마스크막패턴(107) 및 절연막(104)을 산화막으로 형성하는 경우, 제1 스페이서용 물질막(210)은 금속막을 사용하여 형성할 수 있으며, 제2 스페이서용 물질막(220)은 질화막을 사용하여 형성할 수 있다.Referring to FIG. 4, a spacer material film 210/220 is formed on the exposed surface of the insulating film 104 and the hard mask film pattern 107. The spacer material film 210/220 may be formed as a double film of the first spacer material film 210 and the second spacer material film 220 in this embodiment, although it may be formed as a single film. . The first spacer material film 210 and the second spacer material film 220 are formed using a material having sufficient etching selectivity with respect to the hard mask film pattern 107 and the insulating film 104. For example, when the hard mask film pattern 107 and the insulating film 104 are formed of an oxide film, the first spacer material film 210 may be formed using a metal film, and the second spacer material film 220 may be formed. Silver can be formed using a nitride film.

도 5를 참조하면, 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)에 대한 블랑켓 식각(blanket etch)을 수행한다. 블랑켓 식각은, 예컨대 에치백(etchback)과 같은 이방성 식각방법을 사용하여 수행한다. 블랑켓 식각에 의해 하드마스크막패턴(107) 상부 표면 위와 절연막(104)의 일부 노출 표면 위의 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)은 제거된다. 결과적으로 하드마스크막패턴(107) 표면에 제1 스페이서(211) 및 제2 스페이서(221)로 이루어지는 스페이서막(200)이 형성된다. 도 6은 도 5의 평면도로서, 도 6의 선 Ⅴ-Ⅴ'를 따라 절단하여 나타내 보인 단면도가 도 5의 단면도이다. 도 5 및 도 6에 나타낸 바와 같이, 하드마스크막패턴(107)이 갖는 개구부(108)의 폭(W2)에 비하여 하드마스크막패턴(107) 및 스페이서막(200)에 의해 노출되는 절연막(104)의 폭(W3)은 좁아진다. 좁아지는 크기는 폭(W2)에서 스페이서막(200) 두께의 2배를 뺀 크기이다. 따라서 스페이서막(200)의 두께에 의해 절연막(104)의 노출면 폭(W3)이 결정된다. 아래 설명될 바와 같이, 하드마스크막패턴(107) 및 스페이서막(200)에 의해 노출되는 절연막(104)의 노출면은 제1 컨택홀이 형성될 영역이다.Referring to FIG. 5, a blanket etch is performed on the first spacer material film 210 and the second spacer material film 220. Blanket etching is performed using an anisotropic etching method such as, for example, etchback. By the blanket etching, the first spacer material layer 210 and the second spacer material layer 220 on the upper surface of the hard mask layer pattern 107 and on some exposed surfaces of the insulating layer 104 are removed. As a result, a spacer film 200 including the first spacer 211 and the second spacer 221 is formed on the surface of the hard mask film pattern 107. FIG. 6 is a plan view of FIG. 5, and a cross-sectional view taken along the line VV ′ of FIG. 6 is a cross-sectional view of FIG. 5. 5 and 6, the insulating film 104 exposed by the hard mask film pattern 107 and the spacer film 200 compared to the width W2 of the opening 108 included in the hard mask film pattern 107. ) Width W3 becomes narrower. The narrowing size is obtained by subtracting twice the thickness of the spacer film 200 from the width W2. Therefore, the exposed surface width W3 of the insulating film 104 is determined by the thickness of the spacer film 200. As will be described below, the exposed surface of the insulating film 104 exposed by the hard mask film pattern 107 and the spacer film 200 is a region where the first contact hole is to be formed.

도 7을 참조하면, 제2 포토레지스트막패턴(120)을 형성하는데, 이 제2 포토레지스트막패턴(120)은 개구부(121)를 갖는다. 개구부(121)는 하드마스크막패턴(200)의 일부 표면과 스페이서막(200)의 일부가 노출되도록 일정한 폭(W4)을 갖는다. 제2 포토레지스트막패턴(120)은 제1 컨택홀을 형성하기 위한 식각시 식각마스크로 사용하기 위한 것이다. 따라서 제2 포토레지스트막패턴(120)이 갖는 개구부(121)는 라인 형태가 아닌 홀(hole) 형태가 되도록 한다. 도 8은 도 7의 평면도로서, 도 8에서 선 ⅤⅡ-ⅤⅡ'를 따라 절단하여 나타내 보인 단면도가 도 7의 단면도이다. 도 7 및 도 8에 나타낸 바와 같이, 제2 포토레지스트막패턴(120)의 개구부(121)는 수직 방향 및 수평 방향으로 상호 이격되도록 배치된다. 그리고 개구 부(121)를 통해서는 스페이서막(200)의 일부, 특히 하드마스크막패턴(107)의 측면에 인접한 부분이 노출되고, 또한 하드마스크막패턴(107)의 일부 표면, 특히 스페이서막(200)에 인접한 부분의 표면이 노출된다.Referring to FIG. 7, a second photoresist film pattern 120 is formed, and the second photoresist film pattern 120 has an opening 121. The opening 121 has a predetermined width W4 so that a portion of the surface of the hard mask layer pattern 200 and a portion of the spacer layer 200 are exposed. The second photoresist film pattern 120 is used as an etching mask during etching to form the first contact hole. Therefore, the opening 121 of the second photoresist film pattern 120 is formed to have a hole shape rather than a line shape. FIG. 8 is a plan view of FIG. 7, and a cross-sectional view taken along the line VII-VII ′ in FIG. 8 is a cross-sectional view of FIG. 7. As shown in FIGS. 7 and 8, the openings 121 of the second photoresist film pattern 120 are disposed to be spaced apart from each other in the vertical direction and the horizontal direction. A portion of the spacer film 200, particularly a portion adjacent to the side of the hard mask film pattern 107, is exposed through the opening 121, and a part of the surface of the hard mask film pattern 107, in particular, the spacer film ( The surface of the portion adjacent to 200 is exposed.

도 9를 참조하면, 제2 포토레지스트막패턴(120) 및 스페이서막(200)을 식각마스크로 하부막(102) 표면이 노출되도록 하드마스크막패턴(107) 및 절연막(104)의 노출부분을 순차적으로 식각한다. 이 식각에 의해 절연막(104)을 관통하여 하부막(102) 표면을 노출시키는 제1 컨택홀(301)이 형성된다. 앞서 도 4를 참조하여 설명한 바와 같이, 스페이서막(200)은 하드마스크막패턴(107) 및 절연막(104)과의 충분한 식각선택비를 갖는 물질막으로 형성되었다. 따라서 하드마스크막패턴(107)의 노출부분에 대한 식각이 이루어지는 동안 스페이서막(200)은 제2 포토레지스트막패턴(120)과 함께 식각마스크로서 작용할 수 있으며, 또한 하드마스크막패턴(107)의 제거로 인해 노출되는 절연막(104)에 대한 식각이 이루어지는 동안에도 여전히 제2 포토레지스트막패턴(102)과 함께 식각마스크로서 작용할 수 있다. 제1 컨택홀(301)을 형성한 후에는 제2 포토레지스트막패턴(120)을 제거한다. 도 10은 도 9의 평면도로서, 도 10의 선 ⅠⅩ-ⅠⅩ'를 따라 절단하여 나타내 보인 단면도가 도 9의 단면도이다. 도 9 및 도 10에 나타낸 바와 같이, 제2 포토레지스트막패턴(120)의 개구부(121)에 의해 노출되는 부분들 중에서 스페이서막(200)이 노출되는 부분을 제외한 나머지 부분에 하부막(102)을 노출시키는 제1 컨택홀(301)이 만들어진다. 제1 컨택홀(301)의 폭(W5)은 제2 포토레지스트막패턴(120)의 개구부(121) 폭(W4)보다 좁다. 좁아지는 정도는 스페이서막(120)의 노출되는 폭에 비례한다. 따라서 제2 포 토레지스트막패턴(120)의 개구부(121) 폭(W4)이 포토리소그라피 기술의 한계에 근접하는 가장 작은 크기를 갖더라도, 보다 좁은 폭(W5)의 제1 컨택홀(301)을 형성할 수 있다.Referring to FIG. 9, the exposed portions of the hard mask layer pattern 107 and the insulating layer 104 are exposed to expose the surface of the lower layer 102 using the second photoresist layer pattern 120 and the spacer layer 200 as an etch mask. Etch sequentially. This etching forms a first contact hole 301 that penetrates the insulating film 104 and exposes the surface of the lower film 102. As described above with reference to FIG. 4, the spacer film 200 is formed of a material film having a sufficient etching selectivity with the hard mask film pattern 107 and the insulating film 104. Therefore, the spacer layer 200 may act as an etching mask together with the second photoresist layer pattern 120 while the etching of the exposed portion of the hard mask layer pattern 107 is performed. Even during etching of the insulating layer 104 exposed due to the removal, it may still function as an etching mask together with the second photoresist layer pattern 102. After the first contact hole 301 is formed, the second photoresist film pattern 120 is removed. FIG. 10 is a plan view of FIG. 9, and a cross-sectional view taken along the line I′-I ′ ′ of FIG. 10 is a cross-sectional view of FIG. 9. 9 and 10, the lower layer 102 may be disposed on portions of the second photoresist layer pattern 120 exposed by the opening 121 except for the portion where the spacer layer 200 is exposed. The first contact hole 301 is formed to expose the. The width W5 of the first contact hole 301 is smaller than the width W4 of the opening 121 of the second photoresist film pattern 120. The narrowing degree is proportional to the exposed width of the spacer film 120. Therefore, even if the width W4 of the opening 121 of the second photoresist film pattern 120 has the smallest size approaching the limit of photolithography technology, the first contact hole 301 having a narrower width W5 may be used. Can be formed.

도 11을 참조하면, 제1 컨택홀(301)을 형성한 후에, 제1 컨택홀(301) 사이에 제2 컨택홀을 형성하기 위한 제3 포토레지스트막패턴(130)을 형성한다. 제3 포토레지스트막패턴(130)은 스페이서막(200)의 일부, 특히 스페이서막(200)의 바깥 부분과, 스페이서막(200) 사이에서 노출되는 절연막(104)을 노출시키는 개구부(131)를 갖는다. 또한 제3 포토레지스트막패턴(130)은 제1 컨택홀(301) 내부를 채우면서 모두 덮는다. 도 12는 도 11의 평면도로서, 도 12의 선 ⅩⅡ-ⅩⅡ'를 따라 절단하여 나타내 보인 단면도가 도 11의 단면도이다. 도 11 및 도 12에 나타낸 바와 같이, 제3 포토레지스트막패턴(130)은 제2 컨택홀을 형성하기 위한 식각시 식각마스크로 사용하기 위한 것이며, 이에 따라 제3 포토레지스트막패턴(130)이 갖는 개구부(131)도 제2 포토레지스트막패턴(120)과 마찬가지로 라인 형태가 아닌 홀(hole) 형태가 되도록 한다. 제3 포토레지스트막패턴(130)의 개구부(130)에 의해 양 측면으로 스페이서막(200)의 일부가 노출되고, 스페이서막(200) 사이에 하부의 절연막(104)이 노출된다.Referring to FIG. 11, after forming the first contact hole 301, a third photoresist film pattern 130 for forming a second contact hole between the first contact holes 301 is formed. The third photoresist layer pattern 130 may include an opening 131 that exposes a portion of the spacer layer 200, in particular, an outer portion of the spacer layer 200 and the insulating layer 104 exposed between the spacer layer 200. Have In addition, the third photoresist layer pattern 130 covers all of the first contact holes 301. FIG. 12 is a plan view of FIG. 11, and a cross-sectional view taken along the line XII-XII 'of FIG. 12 is a cross-sectional view of FIG. 11. As shown in FIGS. 11 and 12, the third photoresist film pattern 130 is used as an etching mask during etching to form the second contact hole, and thus the third photoresist film pattern 130 is formed. Similarly to the second photoresist film pattern 120, the opening 131 may have a hole shape instead of a line shape. A portion of the spacer layer 200 is exposed at both sides by the opening 130 of the third photoresist layer pattern 130, and a lower insulating layer 104 is exposed between the spacer layers 200.

도 13을 참조하면, 제3 포토레지스트막패턴(130) 및 스페이서막(200)을 식각마스크로 하부막(102) 표면이 노출되도록 절연막(104)의 노출부분을 식각한다. 이 식각에 의해 절연막(104)을 관통하여 하부막(102) 표면을 노출시키는 제2 컨택홀(302)이 형성된다. 앞서 도 4를 참조하여 설명한 바와 같이, 스페이서막(200)은 절연막(104)과의 충분한 식각선택비를 갖는 물질막으로 형성되었다. 따라서 절연막(104)의 노출부분에 대한 식각이 이루어지는 동안에 제3 포토레지스트막패턴(130)과 함께 식각마스크로서 작용할 수 있다. 제2 컨택홀(302)을 형성한 후에는 제3 포토레지스트막패턴(120)을 제거한다. 도 14은 도 13의 평면도로서, 도 14의 선 ⅩⅡ-ⅩⅡ'를 따라 절단하여 나타내 보인 단면도가 도 13의 단면도이다. 도 13 및 도 14에 나타낸 바와 같이, 제3 포토레지스트막패턴(130)의 개구부(131)에 의해 노출되는 부분들 중에서 스페이서막(200)이 노출되는 부분을 제외한 나머지 부분에 하부막(102)을 노출시키는 제2 컨택홀(302)이 만들어진다. 제2 컨택홀(302)의 폭(W7)은 제3 포토레지스트막패턴(130)의 개구부(131) 폭(W6)보다 좁다. 좁아지는 정도는 스페이서막(120)의 노출되는 폭에 비례한다. 따라서 제1 컨택홀(301)의 경우와 마찬가지로, 제3 포토레지스트막패턴(130)의 개구부(131) 폭(W6)이 포토리소그라피 기술의 한계에 근접하는 가장 작은 크기를 갖더라도, 보다 좁은 폭(W7)의 제2 컨택홀(302)을 형성할 수 있다. 제2 컨택홀(302)의 폭(W7)은 스페이서막(200)의 두께를 조절함으로써 제어할 수 있다. 제2 컨택홀(302)의 폭(W7)은 스페이서막(200)에 의해 노출되는 절연막(104)의 폭과 실질적으로 동일하다. 따라서 스페이서막(200)이 더 두꺼운 경우 노출되는 절연막(104)의 폭도 좁아지며, 따라서 보다 좁은 폭의 제2 컨택홀(302)을 형성할 수 있다. 반면에 스페이서막(200)이 더 얇은 경우 노출되는 절연막(104)의 폭도 넓어지며, 따라서 다소 넓은 폭의 제2 컨택홀(302)을 형성할 수 있다. 제1 컨택홀(301)의 폭(도 9 및 도 10의 W5)과 제2 컨택홀(302)의 폭(W7)이 실질적으로 동일해지도록 스페이서막(200)의 두께를 조절하는 것이 바람직하다.Referring to FIG. 13, the exposed portion of the insulating layer 104 is etched so that the surface of the lower layer 102 is exposed using the third photoresist layer pattern 130 and the spacer layer 200 as an etch mask. This etching forms a second contact hole 302 that penetrates the insulating film 104 and exposes the surface of the lower film 102. As described above with reference to FIG. 4, the spacer film 200 is formed of a material film having a sufficient etching selectivity with the insulating film 104. Therefore, the etching may be performed together with the third photoresist film pattern 130 as an etching mask while etching the exposed portion of the insulating film 104. After the second contact hole 302 is formed, the third photoresist film pattern 120 is removed. FIG. 14 is a plan view of FIG. 13, and a cross-sectional view taken along line XII-XII 'of FIG. 14 is a cross-sectional view of FIG. 13. As shown in FIGS. 13 and 14, the lower layer 102 may be disposed on portions of the third photoresist layer pattern 130 exposed by the opening 131 except for the portion where the spacer layer 200 is exposed. The second contact hole 302 is formed to expose the. The width W7 of the second contact hole 302 is smaller than the width W6 of the opening 131 of the third photoresist film pattern 130. The narrowing degree is proportional to the exposed width of the spacer film 120. Therefore, similarly to the case of the first contact hole 301, the width W6 of the opening 131 of the third photoresist film pattern 130 may be narrower even if it has the smallest size close to the limit of photolithography technology. The second contact hole 302 of W7 may be formed. The width W7 of the second contact hole 302 may be controlled by adjusting the thickness of the spacer layer 200. The width W7 of the second contact hole 302 is substantially the same as the width of the insulating film 104 exposed by the spacer film 200. Therefore, when the spacer layer 200 is thicker, the width of the insulating layer 104 that is exposed is also narrowed, thus forming the second contact hole 302 having a narrower width. On the other hand, when the spacer layer 200 is thinner, the width of the insulating layer 104 that is exposed also becomes wider, and thus a second contact hole 302 having a somewhat wider width can be formed. It is preferable to adjust the thickness of the spacer layer 200 such that the width of the first contact hole 301 (W5 of FIGS. 9 and 10) and the width W7 of the second contact hole 302 are substantially the same. .

도 15를 참조하면, 하드마스크막패턴(107) 및 스페이서막(200)을 제거한다. 일 예에서, 하드마스크막패턴(107) 및 스페이서막(200)의 제거는 평탄화, 예컨대 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 공정으로 수행할 수 있다. 도 16은 도 15의 평면도로서, 도 16의 선 ⅩⅤ-ⅩⅤ'를 따라 절단하여 나타내 보인 단면도가 도 15의 단면도이다. 도 15 및 도 16을 참조하면, 절연막(104)을 관통하여 하부막(102)을 노출시키는 제1 컨택홀(301) 및 제2 컨택홀(302)이 상호 이격되도록 배치된다. 제1 컨택홀(301)은 폭(W5)을 갖고, 제2 컨택홀(302)의 폭(W7)을 갖는다. 제1 컨택홀(301)의 폭(W5)과 제2 컨택홀(302)의 폭(W7)은 실질적으로 동일하다. 앞서 도 9 및 도 13을 참조하여 설명한 바와 같이, 제1 컨택홀(301)의 폭(W5)과 제2 컨택홀(302)의 폭(W7)은 각각 제2 포토레지스트막패턴(도 9의 120)의 개구부(도 9의 121) 폭(W4) 및 제3 포토레지스트막패턴(도 13의 130)의 개구부(도 13의 131) 폭(W6)보다 작으며, 따라서 제1 컨택홀(301) 및 제2 컨택홀(302)은 포토리소그라피 기술의 한계로 인한 최소 크기의 컨택홀보다 작은 폭을 갖는다.Referring to FIG. 15, the hard mask film pattern 107 and the spacer film 200 are removed. In one example, the removal of the hard mask layer pattern 107 and the spacer layer 200 may be performed by planarization, for example, a chemical mechanical polishing (CMP) process. FIG. 16 is a plan view of FIG. 15, and a cross-sectional view taken along the line XV-VV ′ of FIG. 16 is a cross-sectional view of FIG. 15. 15 and 16, the first contact hole 301 and the second contact hole 302 that pass through the insulating film 104 to expose the lower layer 102 are disposed to be spaced apart from each other. The first contact hole 301 has a width W5 and the width W7 of the second contact hole 302. The width W5 of the first contact hole 301 and the width W7 of the second contact hole 302 are substantially the same. As described above with reference to FIGS. 9 and 13, the width W5 of the first contact hole 301 and the width W7 of the second contact hole 302 are respectively represented by the second photoresist film pattern (refer to FIG. 9). 9 is smaller than the width W4 of the opening (121 of FIG. 9) and the width W6 of the opening (131 of FIG. 13) of the third photoresist film pattern 130 (of FIG. 13), and thus the first contact hole 301. ) And the second contact hole 302 have a smaller width than the contact hole of the minimum size due to the limitation of photolithography technology.

도 1 내지 도 16은 본 발명에 따른 반도체소자의 컨택홀 형성방법을 설명하기 위하여 나타내 보인 도면들이다.1 to 16 are views illustrating a method for forming a contact hole in a semiconductor device according to the present invention.

Claims (13)

제1 포토레지스트막패턴을 이용하여 기판 위의 절연막 위에 제1 개구부를 갖는 하드마스크막패턴을 형성하는 단계;Forming a hard mask film pattern having a first opening on the insulating film on the substrate by using the first photoresist film pattern; 상기 하드마스크막패턴의 측면에 스페이서막을 형성하는 단계;Forming a spacer film on side surfaces of the hard mask film pattern; 상기 스페이서막의 일부 및 하드마스크막패턴의 일부를 노출시키는 제2 포토레지스트막패턴을 형성하는 단계;Forming a second photoresist film pattern exposing a portion of the spacer film and a portion of the hard mask film pattern; 상기 제2 포토레지스트막패턴 및 스페이서막을 식각마스크로 상기 노출된 하드마스크막패턴 및 절연막을 제1 식각하여 상기 절연막을 관통하는 제1 컨택홀을 형성하는 단계;First etching the exposed hard mask pattern and the insulating layer using the second photoresist pattern and the spacer layer as an etch mask to form a first contact hole penetrating the insulating layer; 상기 제2 포토레지스트막패턴을 제거하는 단계;Removing the second photoresist film pattern; 상기 스페이서막의 일부 및 상기 스페이서막 사이의 절연막을 노출시키는 제3 포토레지스트막패턴을 형성하는 단계;Forming a third photoresist film pattern exposing a portion of the spacer film and an insulating film between the spacer films; 상기 제3 포토레지스트막패턴 및 스페이서막을 식각마스크로 상기 노출된 절연막을 제2 식각하여 상기 절연막을 관통하는 제2 컨택홀을 형성하는 단계;Etching the exposed insulating layer using the third photoresist pattern and the spacer layer as an etching mask to form a second contact hole penetrating the insulating layer; 상기 제3 포토레지스트막패턴을 제거하는 단계; 및Removing the third photoresist film pattern; And 상기 하드마스크막패턴 및 스페이서막을 제거하는 단계를 포함하는 반도체소자의 컨택홀 형성방법.And removing the hard mask layer pattern and the spacer layer. 제1항에 있어서,The method of claim 1, 상기 하드마스크막패턴은 산화막을 사용하여 형성하는 반도체소자의 컨택홀 형성방법.And forming the hard mask layer pattern using an oxide layer. 제1항에 있어서,The method of claim 1, 상기 하드마스크막패턴은 라인 형태로 형성하는 반도체소자의 컨택홀 형성방법.And forming the hard mask layer pattern in the form of a line. 제1항에 있어서,The method of claim 1, 상기 스페이서막은 상기 제1 식각시 식각마스크로 사용될 수 있을 정도로 상기 절연막 및 하드마스크막패턴과 충분한 식각선택비를 갖는 물질막으로 형성하는 반도체소자의 컨택홀 형성방법.And forming the spacer layer as a material layer having a sufficient etching selectivity with the insulating layer and the hard mask layer pattern to be used as an etching mask during the first etching. 제4항에 있어서,The method of claim 4, wherein 상기 절연막 및 하드마스크막패턴은 산화막으로 형성하고, 상기 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성하는 반도체소자의 컨택홀 형성방법.And forming the insulating film and the hard mask film pattern into an oxide film and the spacer film including at least one of a metal film and a nitride film. 제1항에 있어서,The method of claim 1, 상기 스페이서막은 상기 제2 식각시 식각마스크로 사용될 수 있을 정도로 상기 절연막과 충분한 식각선택비를 갖는 물질막으로 형성하는 반도체소자의 컨택홀 형성방법.And the spacer layer is formed of a material layer having a sufficient etching selectivity with the insulating layer to be used as an etch mask during the second etching. 제6항에 있어서,The method of claim 6, 상기 절연막은 산화막으로 형성하고, 상기 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성하는 반도체소자의 컨택홀 형성방법.And the insulating film is formed of an oxide film and the spacer film comprises at least one of a metal film and a nitride film. 제1항에 있어서,The method of claim 1, 상기 스페이서막은 이중막 구조를 갖도록 형성하는 반도체소자의 컨택홀 형성방법.And forming the spacer layer to have a double layer structure. 제8항에 있어서,The method of claim 8, 상기 이중막 구조의 스페이서막은 금속막 및 질화막의 적층구조인 반도체소자의 컨택홀 형성방법.The double layer structure spacer layer has a stacked structure of a metal film and a nitride film contact hole forming method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제2 포토레지스트막패턴은 상기 하드마스크막패턴의 측면에 인접하는 스페이서막의 일부를 노출시키고, 상기 스페이서막에 인접하는 하드마스크막패턴의 일부를 노출시키도록 형성하는 반도체소자의 컨택홀 형성방법.The second photoresist layer pattern may expose a portion of the spacer layer adjacent to the side of the hard mask layer pattern, and may expose a portion of the hard mask layer pattern adjacent to the spacer layer. . 제1항에 있어서,The method of claim 1, 상기 제2 포토레지스트막패턴 및 제3 포토레지스트막패턴은 홀 형태로 형성하는 반도체소자의 컨택홀 형성방법.And forming the second photoresist layer pattern and the third photoresist layer pattern in the form of holes. 제1항에 있어서,The method of claim 1, 상기 스페이서막의 두께는, 인접하는 스페이서막 사이에서 노출되는 절연막의 폭이 상기 제1 컨택홀의 폭과 동일하도록 설정하는 반도체소자의 컨택홀 형성방법.And the thickness of the spacer film is set so that the width of the insulating film exposed between adjacent spacer films is equal to the width of the first contact hole. 제1항에 있어서,The method of claim 1, 상기 하드마스크막패턴 및 스페이서막을 제거하는 단계는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행하는 반도체소자의 컨택홀 형성방법.The removing of the hard mask layer pattern and the spacer layer is performed by using a chemical mechanical polishing (CMP) process.
KR1020080131690A 2008-12-22 2008-12-22 Contact hole formation method of semiconductor device Expired - Fee Related KR100995142B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080131690A KR100995142B1 (en) 2008-12-22 2008-12-22 Contact hole formation method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080131690A KR100995142B1 (en) 2008-12-22 2008-12-22 Contact hole formation method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20100073103A KR20100073103A (en) 2010-07-01
KR100995142B1 true KR100995142B1 (en) 2010-11-18

Family

ID=42636128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080131690A Expired - Fee Related KR100995142B1 (en) 2008-12-22 2008-12-22 Contact hole formation method of semiconductor device

Country Status (1)

Country Link
KR (1) KR100995142B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793155B2 (en) 2014-08-20 2017-10-17 Samsung Electronics Co., Ltd. Method of fabricating flash memory device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366890B2 (en) * 2016-05-23 2019-07-30 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163295A (en) 1997-11-10 1999-06-18 Samsung Electron Co Ltd Method for forming contact hole in semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163295A (en) 1997-11-10 1999-06-18 Samsung Electron Co Ltd Method for forming contact hole in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793155B2 (en) 2014-08-20 2017-10-17 Samsung Electronics Co., Ltd. Method of fabricating flash memory device

Also Published As

Publication number Publication date
KR20100073103A (en) 2010-07-01

Similar Documents

Publication Publication Date Title
KR101087835B1 (en) Method of forming fine pattern of semiconductor device
TWI426344B (en) Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same
US7842601B2 (en) Method of forming small pitch pattern using double spacers
KR100829606B1 (en) How to form a fine pattern
KR20030096563A (en) Method Of Forming Fine Pattern Of Semiconductor Device
US6335560B1 (en) Semiconductor device having a mark section and a dummy pattern
KR101095828B1 (en) Method for forming semiconductor device
KR100810895B1 (en) Semiconductor device and manufacturing method
KR100568452B1 (en) A method of manufacturing a semiconductor device having an alignment key and a semiconductor device manufactured thereby.
JP3958199B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR100995142B1 (en) Contact hole formation method of semiconductor device
US20080061338A1 (en) Method for Processing a Structure of a Semiconductor Component, and Structure in a Semiconductor Component
KR100726148B1 (en) Manufacturing method of semiconductor device
US20020106901A1 (en) Method for forming semiconductor device having high-density contacts
KR100940275B1 (en) Gate pattern formation method of semiconductor device
US6191041B1 (en) Method of fabricating semiconductor device
KR100715600B1 (en) Micro pattern formation method of semiconductor device
KR20100042925A (en) Method of fabricating semiconductor device using damascene process
US6835653B1 (en) Method of forming adjacent holes on a semiconductor substrate
KR100946023B1 (en) Alignment Key of Semiconductor Device and Formation Method
JP2001298081A (en) Semiconductor device and its manufacturing method
KR100843245B1 (en) Manufacturing method of semiconductor device
KR970000693B1 (en) How to secure overlap margin of semiconductor device
US20050142872A1 (en) Method of forming fine pattern for semiconductor device
US7642191B2 (en) Method of forming semiconductor structure

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081222

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20101025

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20101111

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20101112

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee