KR20100042925A - Method of fabricating semiconductor device using damascene process - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to precisely implement alignment between a conductive plug and a wiring line by integrating the wiring lines with the conductive plugs. CONSTITUTION: A first insulation layer is formed on a first etch stop layer. Double patterned mask patterns are formed on the first insulation layer. Contact holes are formed by etching a part of the first and second insulation layers between mask patterns. Conductive plugs(180) in contact with the exposed parts of the substrate inside the contact holes are formed. A trench is extended along the longitudinal patterns by removing the second insulation layer. Wiring lines(195) are formed inside the trenches. Mask patterns are removed.

Description

다마신 공정을 이용한 반도체 장치의 제조방법{Method of fabricating semiconductor device using damascene process}Method of fabricating semiconductor device using damascene process

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 구체적으로는 다마신 공정을 이용한 반도체 장치의 배선라인과 콘택플러그를 일체형으로 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of integrally forming a wiring line and a contact plug of a semiconductor device using a damascene process.

반도체 소자의 집적도가 증가하면서 소자들간의 간격이 좁아지고, 각 소자가 형성될 영역도 좁아지고 있다. 이에 따라 콘택 영역의 사이즈가 축소되어 포토리소그라피 공정에서의 정렬 여유도(alignment margin)가 감소하여 콘택 불량이 발생하게 된다. 따라서, 디자인 룰이 급격히 감소함에 따라 포토리소그라피공정을 이용하여 원하는 패턴을 형성하는 것은 한계가 있다. 따라서, 배선라인과 콘택홀을 형성하는데 있어서 포토리소그라피공정의 한계 극복 및 오정렬 마진의 확보가 중요하다.As the degree of integration of semiconductor devices increases, the spacing between the devices becomes narrower, and the area in which each device is to be formed becomes smaller. As a result, the size of the contact region is reduced, and the alignment margin in the photolithography process is reduced, resulting in contact failure. Therefore, there is a limit to forming a desired pattern using a photolithography process as the design rule is drastically reduced. Therefore, it is important to overcome the limitations of the photolithography process and to secure the misalignment margin in forming the wiring line and the contact hole.

종래에는 배선라인을 형성하기 전에 상기 배선라인과 도전 패턴, 예를 들어 반도체 기판에 형성된 불순물 영역을 연결시켜 주는 콘택 플러그를 먼저 형성하고, 상기 콘택 플러그에 연결되는 비트라인을 형성하였다. Conventionally, before forming the wiring line, a contact plug for connecting the wiring line and a conductive pattern, for example, an impurity region formed in a semiconductor substrate, is first formed, and a bit line connected to the contact plug is formed.

상기 콘택 플러그와 상기 비트라인간에는 플러그와 상기 비트라인간에는 최소한의 오정렬 마진을 확보하여야 한다. 그러나, 디자인 룰의 감소 및 사이즈 축소에 따라 비트라인간의 피치가 감소하여 인접한 비트라인간의 오정렬 마진을 확보하기가 어렵다.A minimum misalignment margin must be secured between the contact plug and the bit line between the plug and the bit line. However, as the design rule decreases and the size decreases, the pitch between bit lines decreases, making it difficult to secure misalignment margins between adjacent bit lines.

따라서, 본 발명이 이루고자 하는 기술적 과제는 다마신 공정을 이용하여 배선라인과 콘택홀을 형성하는 반도체 장치의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device for forming wiring lines and contact holes using a damascene process.

본 발명의 일 견지에 따르면, 반도체 장치의 제조방법을 제공한다. 먼저, 반도체 기판상에 제1식각 정지막을 형성하고, 상기 제1식각 정지막상에 제1절연막을 형성한다. 상기 제1절연막상에 일정 피치로 배열되는 더블 패터닝된 마스크 패턴들을 형성하며, 상기 마스크 패턴들사이에 상기 제2절연막이 배열된다. 상기 마스크 패턴들사이의 상기 제1 및 제2절연막의 일부분을 식각하여 상기 기판의 일부분들을 노출시켜 주는 콘택홀들을 형성한다. 상기 콘택홀들내에 상기 기판의 상기 노출된 부분들과 콘택되는 도전성 플러그들을 형성한다. 상기 도전성 플러그들의 측면들과 상기 마스크 패턴들의 측면들이 노출되도록, 상기 제1 및 제2마스크 패턴들사이의 상기 제2절연막을 제거하여 상기 마스크 패턴들의 길이방향을 따라 확장되는 트렌치를 형성한다. 상기 도전성 플러그들의 상기 노출된 측면들 및 상기 마스크 패턴들의 상기 노출된 측면들과 콘택되는 배선라인들을 상기 트렌치들내에 형성한다. 상기 마스크 패턴들을 제거하여, 상기 이웃하는 배선라인들을 전기적으로 분리시켜 준다. According to one aspect of the invention, a method for manufacturing a semiconductor device is provided. First, a first etch stop film is formed on a semiconductor substrate, and a first insulating film is formed on the first etch stop film. Double patterned mask patterns are formed on the first insulating layer at a predetermined pitch, and the second insulating layer is arranged between the mask patterns. A portion of the first and second insulating layers between the mask patterns are etched to form contact holes exposing portions of the substrate. In the contact holes, conductive plugs are formed to contact the exposed portions of the substrate. The second insulating layer between the first and second mask patterns may be removed to form trenches extending along the length direction of the mask patterns so that side surfaces of the conductive plugs and side surfaces of the mask patterns are exposed. Wiring lines in contact with the exposed side surfaces of the conductive plugs and the exposed side surfaces of the mask patterns are formed in the trenches. The mask patterns are removed to electrically separate the neighboring wiring lines.

마스크 패턴들을 형성하는 것은 먼저, 상기 제1절연막상에 제1마스크 패턴들을 형성할 수 있다. 상기 제1마스크 패턴들을 이용하여 노출된 기판의 일부분을 일정두께만큼 식각하여 돌출부들을 형성할 수 있다. 상기 제1마스크 패턴 및 상기 돌출부들과 상기 제1절연막상에 상기 제2절연막을 형성할 수 있다. 상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을 형성할 수 있다. 상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 물질이 노출될 때까지 식각하여 제1마스크 패턴사이에 제2마스크 패턴을 형성할 수 있다. 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 배열되고, 상기 제1 및 제2마스크 패턴들사이에는 상기 제2절연막이 개재될 수 있다. 상기 마스크 패턴들은 폴리실리콘막들을 포함할 수 있다.In forming the mask patterns, first, first mask patterns may be formed on the first insulating layer. By using the first mask patterns, portions of the exposed substrate may be etched by a predetermined thickness to form protrusions. The second insulating layer may be formed on the first mask pattern, the protrusions, and the first insulating layer. A second mask material may be formed on the second insulating layer between the first mask patterns. The second insulating layer and the second mask material may be etched until the first mask material is exposed to form a second mask pattern between the first mask patterns. The second mask patterns may be arranged between the neighboring first mask patterns, and the second insulating layer may be interposed between the first and second mask patterns. The mask patterns may include polysilicon layers.

상기 제1절연막상에 제2식각 정지막을 형성하는 것을 더 포함할 수있다. 마스크 패턴을 형성하는 것은 먼저, 상기 제2식각 정지막상에 제1마스크 패턴들을 형성할 수 있다. 상기 제1마스크 패턴들과 상기 제1절연막상에 제2절연막을 형성할 수 있다. 상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을 형성할 수 있다. 상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 패턴들이 노출될 때까지 식각하여 제2마스크 패턴들을 형성할 수 있다. 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 배열되되, 상기 제1 및 제2마스크 패턴들사이에는 상기 제2절연막이 개재될 수 있다. 상기 마스크 패턴들은 폴리실리콘막들을 포함할 수 있다. The method may further include forming a second etch stop layer on the first insulating layer. Forming a mask pattern may first form first mask patterns on the second etch stop layer. A second insulating layer may be formed on the first mask patterns and the first insulating layer. A second mask material may be formed on the second insulating layer between the first mask patterns. The second insulating layer and the second mask material may be etched until the first mask patterns are exposed to form second mask patterns. The second mask patterns may be arranged between the neighboring first mask patterns, and the second insulating layer may be interposed between the first and second mask patterns. The mask patterns may include polysilicon layers.

제1 및 제2식각 정지막은 실리콘 질화막을 포함할 수 있다. 상기 제1 및 제2마스크 패턴들은 폴리실리콘막을 포함할 수 있다. 성가 도전성 플러그는 텅스텐막을 포함할 수 있다. 상기 배선라인들은 다마신 공정을 통해 형성된 구리 배선라인을 포함할 수 있다. 상기 배선라인은 상기 도전성 플러그와 동일 폭을 지며, 상기 배선라인의 상면은 상기 도전성 플러그의 상면과 코플라나할 수 있다.The first and second etch stop layers may include silicon nitride layers. The first and second mask patterns may include a polysilicon layer. The conductive conductive plug may include a tungsten film. The wiring lines may include copper wiring lines formed through a damascene process. The wiring line may have the same width as the conductive plug, and an upper surface of the wiring line may be coplanar with an upper surface of the conductive plug.

본 발명의 반도체 장치의 제조방법은 더블 패터닝공정을 이용하여 폴리실리콘막으로 된 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 이용하여 절연막을 식각하여 콘택홀들을 형성하며, 상기 콘택홀들내에 도전성 플러그들을 형성하고, 다마신 공정을 통해 상기 도전성 플러그들과 일체형으로 배선라인들을 형성할 수 있으므로, 도전성 플러그와 배선라인간의 정확한 얼라인을 제공할 수 있다. In the method of manufacturing a semiconductor device of the present invention, a mask pattern made of a polysilicon film is formed using a double patterning process, an insulating layer is etched using the mask patterns to form contact holes, and conductive plugs are formed in the contact holes. Since the wiring lines may be integrally formed with the conductive plugs through the damascene process, accurate alignment between the conductive plugs and the wiring lines may be provided.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 1a 내지 도 10a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법 을 설명하기 위한 사시도이다. 도 1b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 1a 내지 도 10a의 B-B 선에 따른 단면도이다. 도 5c 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도로서, 도 5a 내지 도 9a의 C-C 선에 따른 단면도이다.1A to 10A are perspective views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention. 1B to 10B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and are cross-sectional views taken along line B-B of FIGS. 1A to 10A. 5C to 9C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and are cross-sectional views taken along lines C-C of FIGS. 5A to 9A.

도 1a 및 도 1b를 참조하면, 반도체 기판(100)상에 식각 정지막(110), 예를 들어 실리콘 질화막을 형성한다. 상기 식각 정지막(110)상에 층간 절연막(120)을 형성한다. 상기 층간 절연막(120)은 PEOX 막을 포함할 수 있다. 상기 층간 절연막(120)상에 제1마스크 물질을 증착한다. 상기 제1마스크 물질은 폴리실리콘막을 포함할 수 있다. 상기 제1마스크 물질을 패터닝하여 제1마스크 패턴(130)을 형성한다. 상기 제1마스크 패턴들(130)을 이용하여 상기 층간 절연막(120)의 노출된 부분들을 일정 두께만큼 식각한다. 상기 층간 절연막(120)의 돌출부(125)와 상기 제1마스크 패턴(130)의 두께는 후속공정에서 형성될 배선라인의 두께에 상응할 수 있다.1A and 1B, an etch stop layer 110, for example, a silicon nitride layer, is formed on the semiconductor substrate 100. An interlayer insulating layer 120 is formed on the etch stop layer 110. The interlayer insulating layer 120 may include a PEOX film. A first mask material is deposited on the interlayer insulating layer 120. The first mask material may include a polysilicon film. The first mask material is patterned to form a first mask pattern 130. The exposed portions of the interlayer insulating layer 120 are etched by a predetermined thickness using the first mask patterns 130. The thickness of the protrusion 125 and the first mask pattern 130 of the interlayer insulating layer 120 may correspond to the thickness of the wiring line to be formed in a subsequent process.

도 2a 및 도 2b를 참조하면, 상기 제1마스크 패턴들(130)을 덮도록 상기 층간 절연막(120)상에 절연막(140)을 형성한다. 상기 절연막(140)은 산화막을 포함할 수 있다. 상기 절연막(140)의 두께는 상기 층간 절연막(140)의 상기 돌출부(125)의 높이에 상응하는 두께를 가질 수 있다. 2A and 2B, an insulating layer 140 is formed on the interlayer insulating layer 120 to cover the first mask patterns 130. The insulating layer 140 may include an oxide layer. The thickness of the insulating layer 140 may have a thickness corresponding to the height of the protrusion 125 of the interlayer insulating layer 140.

도 3a 및 도 3b를 참조하면, 상기 제1마스크패턴들(130)사이의 공간이 워지도록 상기 절연막(140)상에 제2마스크 물질을 증착한다. 상기 제2마스크 물질은 상기 제1마스크 물질에 상응하는 두께로 형성될 수 있다. 상기 제2마스크 물질은 폴 리실리콘막을 포함할 수 있다. 상기 제2마스크 물질을 CMP 공정 또는 에치백공정을 이용하여 식각하여 이웃하는 1마스크 패턴들(130)사이에 제2마스크 패턴들(150)을 형성한다. 상기 제2마스크 패턴들(150)은 상기 절연막(130)의 상면이 노출될 때까지 식각될 수 있다.3A and 3B, a second mask material is deposited on the insulating layer 140 so that the space between the first mask patterns 130 is increased. The second mask material may be formed to a thickness corresponding to the first mask material. The second mask material may include a polysilicon layer. The second mask material is etched using a CMP process or an etch back process to form second mask patterns 150 between the adjacent one mask patterns 130. The second mask patterns 150 may be etched until the top surface of the insulating layer 130 is exposed.

도 4a 및 도 4b를 참조하면, 상기 제2마스크 패턴들(150)과 상기 절연막(140)을 추가로 식각하여 상기 제1마스크 패턴들(130)의 상면들을 노출시켜 준다. 도 5a, 도 5b 및 도 5c를 참조하면, 상기 제1 및 제2마스크 패턴들(130, 150)과 상기 절연막(140)상에 감광막 패턴(160)을 형성한다. 상기 감광막 패턴(160)은 상기 제1 및 제2마스크 패턴들(130, 150)사이의 상기 절연막(140)의 적어도 일부분이 노출되도록 형성될 수 있다.4A and 4B, the second mask patterns 150 and the insulating layer 140 are further etched to expose the top surfaces of the first mask patterns 130. 5A, 5B, and 5C, a photoresist pattern 160 is formed on the first and second mask patterns 130 and 150 and the insulating layer 140. The photoresist pattern 160 may be formed to expose at least a portion of the insulating layer 140 between the first and second mask patterns 130 and 150.

도 6a, 6b, 6c를 참조하면, 상기 감광막 패턴(160) 및 상기 상기 제1 및 제2마스크 패턴들(130, 150)을 마스크로 하여, 상기 식각 정지막(120)이 노출될 때까지 상기 노출된 절연막(140) 및 상기 층간 절연막(120)을 식각한다. 이어서, 노출된 상기 식각 정지막(110)을 식각하여 상기 기판(100)의 일부분들을 노출시켜 주는 콘택홀들(170)을 형성한다. 이어서, 상기 감광막 패턴(160)을 제거한다.6A, 6B, and 6C, using the photoresist pattern 160 and the first and second mask patterns 130 and 150 as a mask, the etching stop layer 120 is exposed until the etching stop layer 120 is exposed. The exposed insulating layer 140 and the interlayer insulating layer 120 are etched. Subsequently, the exposed etch stop layer 110 is etched to form contact holes 170 exposing portions of the substrate 100. Subsequently, the photoresist pattern 160 is removed.

도 7a, 도 7b 및 도 7c를 참조하면, 상기 콘택홀들(170)이 채워지도록 상기 제1 및 제2마스크 패턴들(130, 150)과 상기 제2절연막(140)상에 도전막을 형성한다. 상기 도전막은 금속막, 예를 들어 텅스텐막을 포함할 수 있다. 상기 도전막을 CMP 공정 또는 에치백 공정을 통해 식각하여 상기 콘택홀들(170)내에 도전성 플러그들(180)을 형성한다. 상기 도전성 플러그들(180)은 상기 기판(100)의 노출된 일 부분들과 콘택되어진다. 상기 도전성 플러그(180)와 콘택되는 상기 기판(100)의 일부분들에는 소정 도전형의 불순물 영역들이 형성될 수도 있다.7A, 7B, and 7C, a conductive film is formed on the first and second mask patterns 130 and 150 and the second insulating layer 140 to fill the contact holes 170. . The conductive film may include a metal film, for example, a tungsten film. The conductive layer is etched through a CMP process or an etch back process to form conductive plugs 180 in the contact holes 170. The conductive plugs 180 are in contact with exposed portions of the substrate 100. Impurity regions of a predetermined conductivity type may be formed in portions of the substrate 100 that are in contact with the conductive plug 180.

도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 및 제2마스크 패턴들(130, 150)사이의 노출된 절연막(140)을 제거하여 상기 제1 및 제2마스크 패턴(130, 150)을 따라 확장되는 트렌치들(190)를 형성한다. 상기 트렌치(190)의 형성에 따라, 상기 층간 절연막(120)의 상면 및 상기 도전성 플러그들(180)의 측면들을 노출시켜 준다.8A, 8B, and 8C, the first and second mask patterns 130 and 150 may be removed by removing the exposed insulating layer 140 between the first and second mask patterns 130 and 150. Form trenches 190 extending along. As the trench 190 is formed, the top surface of the interlayer insulating layer 120 and the side surfaces of the conductive plugs 180 are exposed.

도 9a, 도 9b 및 도 9c를 참조하면, 다마신 공정을 통해 상기 트렌치들(190)내에 상기 도전성 플러그들(180)의 상기 노출된 측면들과 콘택되는 배선 라인들(195)을 형성한다. 상기 배선 라인(195)은 구리를 포함할 수 있다. 상기 배선라인(195)은 비트라인을 포함할 수 있다. 상기 배선라인(195)들은 상기 도전성 플러그들(180)을 통해 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 배선 라인(195)과 상기 도전성 플러그(180)는 실제로 동일한 폭을 가질 수 있으며, 상기 배선라인(195)의 상면은 상기 도전성 플러그(180)의 상면과 코플라나할 수 있다.9A, 9B, and 9C, wiring lines 195 are formed in the trenches 190 in contact with the exposed side surfaces of the conductive plugs 180 through a damascene process. The wiring line 195 may include copper. The wiring line 195 may include a bit line. The wiring lines 195 may be electrically connected to the substrate 100 through the conductive plugs 180. The wiring line 195 and the conductive plug 180 may have substantially the same width, and an upper surface of the wiring line 195 may be coplanar with an upper surface of the conductive plug 180.

도 10a 및 도 10b를 참조하면, 상기 배선라인들(195)사이의 상기 제1 및 제2마스크 패턴들(130, 150)을 제거하여 상기 배선라인들(195)을 전기적으로 분리시켜 준다.10A and 10B, the first and second mask patterns 130 and 150 between the wiring lines 195 are removed to electrically separate the wiring lines 195.

도 11a 내지 도 15a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다. 도 11b 내지 도 14b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 도 11a 내지 도 15a의 B-B 선에 따른 단면도들이다. 도 13c 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 도 13a 내지 도 14a의 C-C 선에 따른 단면도들이다.11A to 15A are perspective views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 11B to 14B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with some embodiments of the present invention, and are cross-sectional views taken along line B-B of FIGS. 11A to 15A. 13C through 14C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and are cross-sectional views taken along lines C-C of FIGS. 13A through 14A.

도 11a 및 도 11b를 참조하면, 반도체 기판(100)상에 제1식각 정지막(110을 형성한다. 상기 제1식각 정지막(110)상에 층간 절연막(120)을 형성한다. 상기 층간 절연막(120)상에 제2식각 정지막(115)을 형성한다. 상기 제2식각 정지막(115)은 실리콘 질화막을 포함할 수 있다. 상기 제2식각 정지막(115)상에 제1마스크 물질을 증착한 다음 패터닝하여 제1마스크 패턴들(130)을 형성한다. 상기 제1마스크 패턴들(130)의 두께는 후속공정에서 형성될 배선라인의 두께에 상응할 수 있다.11A and 11B, a first etch stop layer 110 is formed on a semiconductor substrate 100. An interlayer insulating layer 120 is formed on the first etch stop layer 110. The interlayer insulating layer 120 is formed. A second etch stop layer 115 is formed on the 120. The second etch stop layer 115 may include a silicon nitride layer.A first mask material may be formed on the second etch stop layer 115. The first mask patterns 130 may be formed by depositing and patterning the first mask patterns 130. The thickness of the first mask patterns 130 may correspond to the thickness of the wiring line to be formed in a subsequent process.

도 12a 및 도 12b를 참조하면, 상기 제1마스크 패턴(130)을 덮도록 상기 제2식각 정지막(115)상에 절연막(140)을 형성한다. 상기 제1마스크 패턴들(130)사이의 상기 절연막(140)상에 제2마스크 패턴들(150)을 형성한 다음, 상기 제1마스크 패턴들(130)의 상면이 노출될 때까지 상기 제2마스크 패턴(150)과 상기 절연막(140)을 CMP 또는 에치백한다.12A and 12B, an insulating layer 140 is formed on the second etch stop layer 115 to cover the first mask pattern 130. After forming second mask patterns 150 on the insulating layer 140 between the first mask patterns 130, the second mask patterns 150 are exposed until the top surfaces of the first mask patterns 130 are exposed. The mask pattern 150 and the insulating layer 140 are CMP or etched back.

도 13a, 도 13b 및 도 13c를 참조하면, 상기 제1 및 제2마스크 패턴들(130, 150)과 상기 절연막(140)상에 감광막 패턴(도 5a의 160)을 형성한다. 상기 감광막 패턴(160) 및 상기 상기 제1 및 제2마스크 패턴들(130, 150)을 마스크로 하여, 상기 제2식각 정지막(115)이 노출될 때까지 상기 제1 및 제2마스크 패턴들(130, 150)사이의 노출된 상기 절연막(140)을 식각한다. 이어서, 상기 제1식각 정지막(110)이 노출될 때까지 상기 층간 절연막(120)을 식각한 다음 노출된 상기 제1식각 정지 막(110)을 식각하여 상기 기판(100)의 일부분들을 노출시켜 주는 콘택홀들(170)을 형성한다. 상기 감광막 패턴(160)을 제거한다.13A, 13B, and 13C, a photoresist pattern (160 of FIG. 5A) is formed on the first and second mask patterns 130 and 150 and the insulating layer 140. Using the photoresist pattern 160 and the first and second mask patterns 130 and 150 as masks, the first and second mask patterns until the second etch stop layer 115 is exposed. The exposed insulating layer 140 between 130 and 150 is etched. Subsequently, the interlayer insulating layer 120 is etched until the first etch stop layer 110 is exposed, and then the exposed first etch stop layer 110 is etched to expose portions of the substrate 100. Contact holes 170 are formed. The photoresist pattern 160 is removed.

도 14a, 도 14b 및 도 14c를 참조하면, 상기 콘택홀들(170)내에 도전성 플러그들(180)를 형성한 다음, 상기 노출된 절연막(140)을 제거하는 트렌치(190)를 형성한다. 상기 절연막(140)은 상기 제2식각정지막(115)이 노출될 때까지 식각되어, 상기 제1 및 제2도전막 패턴들(130, 150)의 측벽들을 노출시켜 준다. 14A, 14B, and 14C, conductive plugs 180 are formed in the contact holes 170, and then trenches 190 are formed to remove the exposed insulating layer 140. The insulating layer 140 is etched until the second etch stop layer 115 is exposed to expose sidewalls of the first and second conductive layer patterns 130 and 150.

도 15a, 도 15b 및 도 15c를 참조하면, 다마신 공정을 통해 상기 트렌치들(180)내에 배선라인들(195)을 형성한다. 상기 배선라인들(195)사이의 상기 제1 및 제2마스크 패턴들(130, 150)을 제거하여 상기 제2식각 정지막(115)을 노출시켜 주고, 상기 배선라인들(195)을 전기적으로 분리시켜 준다.15A, 15B, and 15C, wiring lines 195 are formed in the trenches 180 through a damascene process. The first and second mask patterns 130 and 150 between the wiring lines 195 are removed to expose the second etch stop layer 115, and the wiring lines 195 are electrically exposed. Separate it.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

도 1a 내지 도 10a는 본 발명의 일 실시예에 따른 다마신 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.1A to 10A are perspective views illustrating a method of manufacturing a semiconductor device using a damascene process according to an embodiment of the present invention.

도 1b 내지 도 10b는 도 1a 내지 도 10a의 B-B 선에 따른 단면도들이다.1B to 10B are cross-sectional views taken along line B-B of FIGS. 1A to 10A.

도 5c 내지 도 9c는 도 5a 내지 도 9a의 C-C 선에 따른 단면도들이다.5C to 9C are cross-sectional views taken along the line C-C of FIGS. 5A to 9A.

도 11a 내지 도 15a는 본 발명의 다른 실시예에 따른 다마신 공정을 이용한 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.11A to 15A are perspective views illustrating a method of manufacturing a semiconductor device using a damascene process according to another embodiment of the present invention.

도 11b 내지 도 15b는 도 11a 내지 도 15a의 B-B 선에 따른 단면도들이다.11B to 15B are cross-sectional views taken along line B-B of FIGS. 11A to 15A.

도 13c 내지 도 14c는 도 13a 내지 도 14a의 C-C 선에 따른 단면도들이다.13C through 14C are cross-sectional views taken along the line C-C in FIGS. 13A through 14A.

Claims (10)

반도체 기판상에 제1식각 정지막을 형성하고;Forming a first etch stop film on the semiconductor substrate; 상기 제1식각 정지막상에 제1절연막을 형성하며;Forming a first insulating layer on the first etch stop layer; 상기 제1절연막상에 일정 피치로 배열되는 더블 패터닝된 마스크 패턴들을 형성하되, 상기 마스크 패턴들사이에 제2절연막이 배열되고;Forming double patterned mask patterns on the first insulating film at a predetermined pitch, wherein a second insulating film is arranged between the mask patterns; 상기 마스크 패턴들사이의 상기 제1 및 제2절연막의 일부분들을 식각하여 상기 기판의 일부분들을 노출시켜 주는 콘택홀들을 형성하며;Forming portions of the first and second insulating layers between the mask patterns to etch portions of the substrate to expose portions of the substrate; 상기 콘택홀들내에 상기 기판의 상기 노출된 부분들과 콘택되는 도전성 플러그들을 형성하고;Forming conductive plugs in the contact holes in contact with the exposed portions of the substrate; 상기 도전성 플러그들의 측면과 상기 마스크 패턴들의 측면들이 노출되도록, 상기 마스크 패턴들사이에 배열되는 제2절연막을 제거하여 상기 마스크 패턴들의 길이방향을 따라 확장되는 트렌치를 형성하며;Forming a trench extending along a length direction of the mask patterns by removing a second insulating layer arranged between the mask patterns so that side surfaces of the conductive plugs and side surfaces of the mask patterns are exposed; 상기 도전성 플러그들의 상기 노출된 측면들 및 상기 마스크 패턴들의 상기 노출된 측면들과 콘택되는 배선라인들을 상기 트렌치들내에 형성하고; 및Forming wiring lines in the trenches in contact with the exposed sides of the conductive plugs and the exposed sides of the mask patterns; And 상기 마스크 패턴들을 제거하는 것을 포함하는 반도체 장치의 제조방법. Removing the mask patterns. 제 1 항에 있어서, 상기 마스크 패턴들은 폴리실리콘막들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the mask patterns comprise polysilicon layers. 제 1 항에 있어서, 마스크 패턴들을 형성하는 것은The method of claim 1, wherein forming the mask patterns 상기 제1절연막상에 제1마스크 패턴들을 형성하고;Forming first mask patterns on the first insulating layer; 상기 제1마스크 패턴들을 이용하여 상기 노출된 기판의 일부분을 일정두께만큼 식각하여 돌출부들을 형성하며;Etching the portion of the exposed substrate by a predetermined thickness using the first mask patterns to form protrusions; 상기 제1마스크 패턴 및 상기 돌출부들과 상기 제1절연막상에 제2절연막을 형성하고; Forming a second insulating film on the first mask pattern, the protrusions, and the first insulating film; 상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을형성하며; 및Forming a second mask material on the second insulating film between the first mask patterns; And 상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 물질이 노출될 때까지 식각하여 제1마스크 패턴들사이에 제2마스크 패턴들을 형성하되, 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 배열되고, 상기 제1 및 제2마스크 패턴들사이에는 제2절연막이 개재되는 것을 특징으로 하는 반도체 장치의 제조방법.The second insulating layer and the second mask material are etched until the first mask material is exposed to form second mask patterns between the first mask patterns, wherein the second mask patterns are adjacent to the first mask. And a second insulating film interposed between the patterns and between the first and second mask patterns. 제 1 항에 있어서, 상기 제1절연막상에 제2식각 정지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법. The method of claim 1, further comprising forming a second etch stop layer on the first insulating layer. 제 1 항에 있어서, 마스크 패턴들을 형성하는 것은The method of claim 1, wherein forming the mask patterns 상기 제2식각 정지막상에 제1마스크 패턴들을 형성하고;Forming first mask patterns on the second etch stop layer; 상기 제1마스크 패턴들과 상기 제1절연막상에 제2절연막을 형성하고; Forming a second insulating layer on the first mask patterns and the first insulating layer; 상기 제1마스크 패턴들사이의 상기 제2절연막상에 제2마스크 물질을 형성하며; 및Forming a second mask material on the second insulating film between the first mask patterns; And 상기 제2절연막과 상기 제2마스크 물질을 상기 제1마스크 패턴들이노출될 때까지 식각하여 제2마스크 패턴들을 형성하되,The second insulating layer and the second mask material are etched until the first mask patterns are exposed to form second mask patterns. 상기 제2마스크 패턴들은 상기 이웃하는 제1마스크 패턴들사이에 서로 배열되되, 상기 제1 및 제2마스크 패턴들사이에는 상기 제2절연막이 재개되는 것을 특징으로 하는 반도체 장치의 제조방법.The second mask patterns may be arranged between the neighboring first mask patterns, and the second insulating layer may be restarted between the first and second mask patterns. 제 5 항에 있어서, 제1 및 제2식각 정지막은 실리콘 질화막들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 5, wherein the first and second etch stop layers comprise silicon nitride layers. 제 5 항에 있어서, 상기 제1 및 제2마스크 패턴들은 폴리실리콘막들을 함하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 5, wherein the first and second mask patterns comprise polysilicon layers. 제 1 항에 있어서, 상기 도전성 플러그들은 텅스텐막들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the conductive plugs comprise tungsten films. 제 8 항에 있어서, 상기 배선라인들은 다마신 공정을 통해 형성된 구리 배선라인들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 8, wherein the wiring lines include copper wiring lines formed through a damascene process. 제 1 항에 있어서, 상기 배선라인들은 상기 도전성 플러그들과 동일 폭들을 가지며, 상기 배선라인들의 상면들은 상기 도전성 플러그들의 상면들과 코플라나하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the wiring lines have the same widths as the conductive plugs, and the upper surfaces of the wiring lines are coplanar with the upper surfaces of the conductive plugs.
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