KR100976663B1 - Method for forming a pattern of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 다수의 콘택홀이 일렬로 형성되는 제1 영역과 단일한 콘택홀이 독립적으로 형성되는 제2 영역을 포함하는 반도체 기판상에 식각 대상막을 형성하는 단계와, 상기 식각 대상막 상에 하드 마스크 패턴을 형성하되, 상기 하드 마스크 패턴은 상기 제2 영역에 형성되는 콘택홀 형성시 사용되는 상기 하드 마스크 패턴의 양측에 더미 하드 마스크 패턴들을 더욱 포함하는 단계와, 상기 하드 마스크 패턴 상에 제1 보조막을 형성하는 단계와, 상기 제1 보조막 상부 및 상기 제1 보조막 사이에 제2 보조막을 형성하는 단계와, 상기 제2 영역의 상기 제2 보조막 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제2 보조막의 높이를 낮추어 상기 제1 보조막으로 한정되는 제2 보조막 패턴을 형성하는 단계와, 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제1 보조막을 제거하어 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 포함하는 식각 마스크 패턴이 형성되는 단계를 포함하기 때문에, 단일한 콘택홀이 형성되는 영역에 형성되는 콘택홀의 폭을 감소시킬 수 있기 때문에 콘택홀 형성 공정 마진을 증가시킬 수 있다. The present invention relates to a method for forming a pattern of a semiconductor device, the method comprising: forming an etching target layer on a semiconductor substrate including a first region in which a plurality of contact holes are formed in a line and a second region in which a single contact hole is independently formed; And forming a hard mask pattern on the etching target layer, wherein the hard mask pattern further includes dummy hard mask patterns on both sides of the hard mask pattern used to form a contact hole formed in the second region. And forming a first auxiliary layer on the hard mask pattern, forming a second auxiliary layer between the first auxiliary layer and the first auxiliary layer, and forming the second auxiliary layer in the second region. Forming a photoresist pattern on the substrate; and lowering the height of the second auxiliary layer by an etching process using the photoresist pattern to form the first auxiliary layer. Forming an etch mask pattern including the hard mask pattern and the second auxiliary layer pattern by removing the first auxiliary layer by an etching process using a photoresist pattern; Since it can reduce the width of the contact hole formed in the region where a single contact hole is formed, it is possible to increase the contact hole forming process margin.

콘택홀, 식각 마스크, 보조막, 카본 폴리머막 Contact hole, etching mask, auxiliary film, carbon polymer film

Description

반도체 소자의 패턴 형성 방법{Method for forming a pattern of semiconductor device}Method for forming a pattern of semiconductor device

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 콘택홀을 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming a pattern of a semiconductor device for forming contact holes.

반도체 기판에는 게이트나 소자 분리막과 같은 다수의 요소들이 형성되며, 이러한 게이트 들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다. A plurality of elements such as gates or device isolation layers are formed on the semiconductor substrate, and metal wirings are formed to electrically connect the gates. The junction region (eg, source or drain of the transistor) of the metal wiring and the semiconductor substrate is electrically connected by the contact plug.

이러한 게이트나 금속 배선 등은 대부분 패턴 형성 공정을 통해 형성된다. 즉, 반도체 기판상에 패터닝을 형성하고자 하는 식각 대상막, 예를 들면 게이트 적층막이나 도전막 또는 절연막을 형성하고 식각 대상막 상에 식각 마스크 패턴을 형성한 뒤 식각 마스크 패턴을 이용한 식각 공정으로 식각 대상막을 패터닝한다. 이러한 패턴 형성 공정을 통해 미세 패턴을 형성하는 것은 초소형 및 고성능의 반도체 소자를 형성하는데 반드시 필요한 공정으로써 매우 중요하다.Most of these gates and metal wirings are formed through a pattern forming process. That is, an etching target layer, for example, a gate stacking layer, a conductive layer, or an insulating layer, on which the patterning is to be formed is formed on the semiconductor substrate, and an etching mask pattern is formed on the etching target layer, followed by etching using an etching mask pattern. Pattern the subject film. Forming a fine pattern through such a pattern forming process is very important as an essential step for forming a microminiature and high performance semiconductor device.

하지만, 패턴 형성 공정시 사용되는 장비의 한계로 인하여 형성할 수 있는 패턴의 크기는 한정되어 있으며 이러한 장비의 한계를 극복하는데 많은 어려움이 있다. 또한, 폭이 협소한 다수의 콘택홀이 일렬로 형성되는 영역과 폭이 협소한 단일한 콘택홀이 독립적으로 형성되는 영역에 대해 동시에 콘택홀들을 형성하는 경우, 각각의 영역에 적합한 식각 마스크 패턴을 형성하는 공정이 어렵기 때문에 이로 인하여 콘택홀들이 불균일하게 형성될 수 있다.However, due to the limitations of the equipment used in the pattern forming process, the size of the pattern that can be formed is limited and there are many difficulties in overcoming the limitation of such equipment. In addition, when contact holes are simultaneously formed in a region where a plurality of narrow contact holes are formed in a line and a region where a single narrow narrow contact hole is independently formed, an etching mask pattern suitable for each region may be formed. Since the forming process is difficult, contact holes may be formed non-uniformly.

본 발명은 다수의 콘택홀이 일렬로 형성되는 영역과 단일한 콘택홀이 형성되는 영역에 식각 대상막 상에 하드 마스크 패턴을 형성하고 하드 마스크 패턴을 이용한 식각 공정으로 식각 대상막에 동시에 콘택홀을 형성할 때, 단일한 콘택홀이 형성되는 영역에 더미 패턴을 더욱 형성하여, 하드 마스크 패턴 상에 콘택홀의 폭과 대응하도록 형성되는 보조막의 두께를 더욱 얇게 형성할 수 있다.The present invention forms a hard mask pattern on an etch target layer in a region where a plurality of contact holes are formed in a line and a single contact hole is formed, and simultaneously forms contact holes on the etch target layer by an etching process using a hard mask pattern. When forming, the dummy pattern may be further formed in a region where a single contact hole is formed, and thus the thickness of the auxiliary layer formed on the hard mask pattern to correspond to the width of the contact hole may be thinner.

본 발명에 따른 반도체 소자의 패턴 형성 방법은, 다수의 콘택홀이 일렬로 형성되는 제1 영역과 단일한 콘택홀이 독립적으로 형성되는 제2 영역을 포함하는 반도체 기판상에 식각 대상막을 형성하는 단계와, 상기 식각 대상막 상에 하드 마스크 패턴을 형성하되, 상기 제2 영역에 형성되는 상기 하드 마스크 패턴은 콘택홀 형성시 사용되는 상기 하드 마스크 패턴의 양측에 더미 하드 마스크 패턴들을 더욱 포함하는 단계와, 상기 더미 하드 마스크 패턴들을 포함하는 상기 하드 마스크 패턴 상에 상기 하드 마스크 패턴의 단차가 유지될 수 있는 두께로 제1 보조막을 형성하는 단계와, 상기 제1 보조막 상부 및 상기 제1 보조막 사이에 제2 보조막을 형성하는 단계와, 상기 제2 영역 중 콘택홀을 형성하고자 하는 영역 상부가 오픈되도록 상기 제2 영역의 상기 제2 보조막 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제2 보조막의 높이를 낮추어 노출된 상기 제1 보조막으로 한정되는 제2 보조막 패턴을 형성하는 단계와, 노 출된 상기 제1 보조막을 제거하여 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 포함하는 식각 마스크 패턴이 형성되는 단계 및 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 이용한 식각 공정으로 상기 식각 대상막을 식각하는 단계를 포함하는 특징이 있다.The method of forming a pattern of a semiconductor device according to the present invention may include forming an etching target layer on a semiconductor substrate including a first region in which a plurality of contact holes are formed in a line and a second region in which a single contact hole is independently formed. And forming a hard mask pattern on the etching target layer, wherein the hard mask pattern formed in the second region further includes dummy hard mask patterns on both sides of the hard mask pattern used to form a contact hole; Forming a first auxiliary layer on the hard mask pattern including the dummy hard mask patterns to have a thickness at which a step of the hard mask pattern can be maintained, and between an upper portion of the first auxiliary layer and the first auxiliary layer. Forming a second auxiliary layer in the second region; and opening the upper portion of the second region in which the contact hole is to be formed; Forming a second auxiliary layer pattern defined by the first auxiliary layer exposed by lowering the height of the second auxiliary layer by forming a photoresist pattern on a second auxiliary layer and by etching using the photoresist pattern; And removing the exposed first auxiliary layer to form an etch mask pattern including the hard mask pattern and the second auxiliary layer pattern and an etching process using the hard mask pattern and the second auxiliary layer pattern. And etching the etching target layer.

본 발명의 다른 측면에 따른 반도체 소자의 패턴 형성 방법은, 반도체 기판상에 식각 대상막을 형성하는 단계와, 상기 식각 대상막 상에 하드 마스크 패턴을 형성하되, 상기 하드 마스크 패턴은 콘택홀 형성시 사용되는 상기 하드 마스크 패턴의 양측에 더미 하드 마스크 패턴들을 더욱 포함하는 단계와, 상기 더미 하드 마스크 패턴들을 포함하는 상기 하드 마스크 패턴 상에 상기 하드 마스크 패턴의 단차가 유지될 수 있는 두께로 제1 보조막을 형성하는 단계와, 상기 제1 보조막 상부 및 상기 제1 보조막 사이에 제2 보조막을 형성하는 단계와, 콘택홀을 형성하고자 하는 영역 상부가 오픈되도록 상기 제2 보조막 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제2 보조막의 높이를 낮추어 노출된 상기 제1 보조막으로 한정되는 제2 보조막 패턴을 형성하는 단계와, 노출된 상기 제1 보조막을 제거하여 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 포함하는 식각 마스크 패턴이 형성되는 단계 및 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 이용한 식각 공정으로 상기 식각 대상막을 식각하는 단계를 포함한다.In the method of forming a pattern of a semiconductor device according to another aspect of the present invention, forming an etching target layer on a semiconductor substrate, and forming a hard mask pattern on the etching target layer, wherein the hard mask pattern is used for forming contact holes Further comprising dummy hard mask patterns on both sides of the hard mask pattern, wherein the first auxiliary layer is formed to have a thickness at which a step of the hard mask pattern can be maintained on the hard mask pattern including the dummy hard mask patterns. Forming a second auxiliary layer between the first auxiliary layer and the first auxiliary layer, and forming a photoresist pattern on the second auxiliary layer to open an upper portion of a region where a contact hole is to be formed. Forming and lowering the height of the second auxiliary layer by an etching process using the photoresist pattern. Forming a second auxiliary layer pattern defined by the first auxiliary layer, and removing the exposed first auxiliary layer to form an etch mask pattern including the hard mask pattern and the second auxiliary layer pattern. Etching the etching target layer by an etching process using a hard mask pattern and the second auxiliary layer pattern.

상기 제1 보조막은 카본 폴리머막으로 형성한다. 상기 카본 폴리머막은 화학 기상 증착 방법으로 형성한다. 상기 하드 마스크 패턴은 SOC(Spin On Carbon)막으 로 형성한다. 상기 제2 보조막은 실리콘막으로 형성한다.The first auxiliary film is formed of a carbon polymer film. The carbon polymer film is formed by a chemical vapor deposition method. The hard mask pattern is formed of a spin on carbon (SOC) film. The second auxiliary layer is formed of a silicon film.

본 발명의 반도체 소자의 패턴 형성 방법에 따르면, 위와 같이 다수의 콘택홀이 일렬로 형성되는 영역과 단일한 콘택홀이 형성되는 영역에 동시에 콘택홀을 형성할 때, 단일한 콘택홀이 형성되는 영역에 형성되는 콘택홀의 폭을 감소시킬 수 있기 때문에 콘택홀 형성 공정 마진을 증가시킬 수 있다. According to the method for forming a pattern of a semiconductor device of the present invention, when forming contact holes simultaneously in a region where a plurality of contact holes are formed in a line and a region where a single contact hole is formed as described above, a region where a single contact hole is formed Since it is possible to reduce the width of the contact hole formed in the contact hole formation process margin can be increased.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 1A to 1G are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to the prior art.

도 1a를 참조하면, 다수의 콘택홀이 일렬로 배치되어 형성되는 제1 영역(A) 및 단일한 콘택홀이 독립적으로 고립되어 형성되는 제2 영역(A)을 포함하는 반도체 기판(102)이 제공된다. 반도체 기판(102) 상에는 식각 대상막(104)이 형성된다. 식각 대상막(104)은 후속하는 공정에서 콘택홀을 형성하기 위한 절연막으로 형성한다. 식각 대상막(104) 상에는 하드 마스크막(106)과 반사 방지막(Bottom Anti-Reflection Coating; 108)을 형성한다. 반사 방지막(108) 상에는 제1 포토 레지스트 패턴(110)을 형성한다. Referring to FIG. 1A, a semiconductor substrate 102 including a first region A in which a plurality of contact holes are arranged in a line, and a second region A in which a single contact hole is independently isolated, is formed. Is provided. An etching target layer 104 is formed on the semiconductor substrate 102. The etching target layer 104 is formed of an insulating layer for forming contact holes in a subsequent process. The hard mask layer 106 and the bottom anti-reflection coating 108 are formed on the etching target layer 104. The first photoresist pattern 110 is formed on the anti-reflection film 108.

도 1b를 참조하면, 제1 포토 레지스트 패턴(110)을 이용한 식각 공정으로 반사 방지막(108)과 하드 마스크막(106)을 식각하여 하드 마스크 패턴(106a)을 형성한다. 이후에, 포토 레지스트 패턴(110)과 반사 방지막(108)을 제거한다.Referring to FIG. 1B, the hard mask pattern 106a is formed by etching the antireflection film 108 and the hard mask film 106 by an etching process using the first photoresist pattern 110. Thereafter, the photoresist pattern 110 and the anti-reflection film 108 are removed.

이때, 제2 영역(B)에 형성되는 하드 마스크 패턴(106a)은 독립적으로 고립된 단일한 콘택홀을 형성하기 위하여 형성되는 것으로, 하드 마스크 패턴(106a) 사이의 거리는 제1 영역(A)에 형성되는 하드 마스크 패턴(106a) 사이의 거리에 비해 매우 넓게 형성된다.In this case, the hard mask pattern 106a formed in the second region B is formed to form a single isolated contact hole independently, and the distance between the hard mask patterns 106a is formed in the first region A. FIG. It is formed very wide compared with the distance between the hard mask patterns 106a to be formed.

도 1c를 참조하면, 하드 마스크 패턴(106a)과 식각 대상막(104) 상에 제1 보조막(112)을 형성한다. 제1 보조막(112)은 하드 마스크 패턴(106a)으로 인한 단차가 유지될 수 있는 두께로 형성하며, 제1 보조막(112)의 측면 두께(도면부호 e)는 후속하는 공정에서 제2 영역(B)에 형성되는 콘택홀의 폭과 대응하도록 형성한다. Referring to FIG. 1C, a first auxiliary layer 112 is formed on the hard mask pattern 106a and the etching target layer 104. The first auxiliary layer 112 is formed to have a thickness at which the step due to the hard mask pattern 106a can be maintained, and the side thickness (reference numeral e) of the first auxiliary layer 112 is determined in a second region in a subsequent process. It is formed so as to correspond to the width of the contact hole formed in (B).

그런데, 제1 보조막(112)을 형성할 때 하드 마스크 패턴(106a)이 형성된 밀도에 의해 제1 보조막(112)이 형성되는 두께가 차이가 날 수 있다. 즉, 다수의 하드 마스크 패턴(106a)이 조밀하게 형성된 제1 영역(A)에서는 제1 보조막(112)이 비교적 얇게 형성되지만, 하드 마스크 패턴(106a)이 띄엄띄어 형성되어 하드 마스크 패턴(106a) 사이의 거리가 긴 제2 영역(B)에서는 하드 마스크 패턴(106a)의 측면에 형성되는 제1 보조막(112)이 두껍게 형성된다. However, when the first auxiliary layer 112 is formed, the thickness of the first auxiliary layer 112 may vary depending on the density of the hard mask pattern 106a. That is, although the first auxiliary layer 112 is formed relatively thin in the first region A in which the plurality of hard mask patterns 106a are densely formed, the hard mask pattern 106a is formed to be spaced apart so that the hard mask pattern 106a is formed. In the second region B, which has a long distance between the layers, the first auxiliary layer 112 formed on the side surface of the hard mask pattern 106a is formed thick.

이후에, 브레이크 스루(break through) 식각 공정을 실시하여 저면에 형성된 제1 보조막(112)을 제거한다.Thereafter, a break through etching process is performed to remove the first auxiliary layer 112 formed on the bottom surface.

도 1d를 참조하면, 제1 보조막(112)을 포함하는 식각 대상막(104) 상에 제2 보조막(114)을 형성한다. 제2 보조막(114)은 실리콘막으로 형성한다. 그리고, 제2 영역(B)의 제2 보조막(114) 상에 콘택홀을 형성하기 위한 제2 포토 레지스트 패턴(116)을 형성한다. 제2 포토 레지스트 패턴(116)은 제1 영역(A) 전체 및 제2 영역(B) 중 콘택홀을 형성하고자 하는 영역 상부가 오픈되도록 형성한다.Referring to FIG. 1D, a second auxiliary layer 114 is formed on the etching target layer 104 including the first auxiliary layer 112. The second auxiliary layer 114 is formed of a silicon film. A second photoresist pattern 116 is formed on the second auxiliary layer 114 in the second region B to form a contact hole. The second photoresist pattern 116 is formed such that an upper portion of the region where the contact hole is to be formed is opened among the entire first region A and the second region B. FIG.

도 1e를 참조하면, 제2 포토 레지스트 패턴(116)을 이용한 식각 공정으로 제2 보조막(114)의 상부 일부를 식각하여 제1 보조막(112)보다 높이를 낮춤으로써, 제1 보조막(112)으로 구분되는 제2 보조막 패턴(114a)을 형성한다.Referring to FIG. 1E, by etching an upper portion of the second auxiliary layer 114 by an etching process using the second photoresist pattern 116, the height of the first auxiliary layer 112 may be lowered. A second auxiliary layer pattern 114a divided by 112 is formed.

도 1f를 참조하면, 제2 포토 레지스트 패턴(116)을 이용한 식각 공정으로 제1 보조막(112)을 제거한다. 이로써, 하드 마스크 패턴(106a)과 제2 보조막 패턴(114a)을 포함하는 식각 마스크 패턴이 식각 대상막(104) 상에 형성된다. 이때, 제2 영역(B)에서 제1 보조막(112)에 제거되면서 형성된 콘택홀(도면부호 D)의 폭은 전술한 제1 보조막(112)의 측면 두께에 대응하는 폭(도면부호 e)으로 형성된다. 한편, 제2 포토 레지스트 패턴(116) 하부에 형성된 제1 보조막(112)은 제1 보조막 패턴(112a)으로 잔류한다. Referring to FIG. 1F, the first auxiliary layer 112 is removed by an etching process using the second photoresist pattern 116. As a result, an etching mask pattern including the hard mask pattern 106a and the second auxiliary layer pattern 114a is formed on the etching target layer 104. In this case, the width of the contact hole (reference numeral D) formed while being removed from the first auxiliary layer 112 in the second region B is the width corresponding to the side thickness of the first auxiliary layer 112 (reference numeral e). Is formed. Meanwhile, the first auxiliary layer 112 formed under the second photoresist pattern 116 remains as the first auxiliary layer pattern 112a.

도 1g를 참조하면, 하드 마스크 패턴(106a)과 제2 보조막 패턴(114a)을 포함하는 식각 마스크 패턴을 이용하여 식각 대상막(104)을 패터닝하여 콘택홀을 형성한다. 그런데, 제2 영역(B)의 식각 대상막(104)에 형성된 콘택홀(도면부호 D)의 폭은 전술한 제1 보조막(112)의 폭에 대응하는 폭(도면부호 e)으로 형성되기 때문에, 목표하는 콘택홀의 폭에 비해 매우 넓게 형성된다. Referring to FIG. 1G, a contact hole is formed by patterning an etching target layer 104 using an etching mask pattern including a hard mask pattern 106a and a second auxiliary layer pattern 114a. However, the width of the contact hole (reference numeral D) formed in the etching target layer 104 of the second region B is formed to have a width corresponding to the width of the first auxiliary layer 112 (reference numeral e). Therefore, it is formed very wide compared with the width | variety of a target contact hole.

도 4는 종래 기술에 따른 반도체 소자의 패턴 형성 방법으로 형성된 소자의 SEM 사진이다.4 is a SEM photograph of a device formed by a method of forming a pattern of a semiconductor device according to the prior art.

도 4를 참조하면, A영역에서 형성된 콘택홀(D')의 폭과 B 영역에서 형성된 콘택홀(D)의 폭을 비교하면 B 영역에서 형성된 콘택홀(D)의 폭이 더욱 크게 형성된다. 이는 콘택홀 형성 공정의 마진을 감소시킬 수 있어 반도체 소자의 제조 공정의 정밀도를 저하시킬 수 있다.Referring to FIG. 4, when the width of the contact hole D ′ formed in the region A and the width of the contact hole D formed in the region B are greater, the width of the contact hole D formed in the region B is greater. This can reduce the margin of the contact hole forming process can reduce the precision of the manufacturing process of the semiconductor device.

따라서, 본 발명은 위와 같이 다수의 콘택홀이 일렬로 형성되는 영역과 단일한 콘택홀이 형성되는 영역에 동시에 콘택홀을 형성할 때, 단일한 콘택홀이 형성되는 영역에 형성되는 콘택홀의 폭을 감소시키기 위하여 다음과 같이 공정 단계를 진행한다.Therefore, in the present invention, when the contact holes are simultaneously formed in an area in which a plurality of contact holes are formed in a line and an area in which a single contact hole is formed, the width of the contact hole formed in an area in which a single contact hole is formed is determined. In order to reduce the process proceed as follows.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 또한 도 3a 내지 도 3g는 본 발 명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이때, 도 2a 내지 도 2g는 도 3a 내지 도 3g의 절단선 C-C'을 따라 절단한 소자의 단면도이다.2A to 2G are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to an embodiment of the present invention. 3A to 3G are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to an embodiment of the present invention. 2A to 2G are cross-sectional views of devices cut along the cutting line C-C 'of FIGS. 3A to 3G.

도 2a 및 도 3a를 참조하면, 다수의 콘택홀이 일렬로 배치되어 형성되는 제1 영역(A) 및 단일한 콘택홀이 고립되어 형성되는 제2 영역(A)을 포함하는 반도체 기판(202)이 제공된다. 낸드 플래시 메모리 소자의 경우, 제1 영역(A)은 메모리 셀 영역 중 드레인 콘택홀들이 형성되는 영역이며 제2 영역(B)은 주변 회로 영역 중 고립된 하나의 주변 회로 트랜지스터와 연결되는 단일한 콘택 플러그가 형성되는 콘택홀이 형성되는 영역일 수 있다.2A and 3A, a semiconductor substrate 202 including a first region A in which a plurality of contact holes are arranged in a line and a second region A in which a single contact hole is formed in isolation. This is provided. In the case of a NAND flash memory device, the first region A is a region in which drain contact holes are formed in the memory cell region, and the second region B is a single contact connected to an isolated peripheral circuit transistor in the peripheral circuit region. The contact hole in which the plug is formed may be formed.

반도체 기판(202) 상에는 식각 대상막(204)이 형성된다. 식각 대상막(204)은 후속하는 공정에서 콘택홀을 형성하기 위한 절연막으로 형성한다. 식각 대상막(204) 상에는 하드 마스크막(206)이 형성된다. 하드 마스크막(206)은 SOC(Spin On Carbon) 막으로 형성한다. 하드 마스크막(206) 상에는 반사 방지막(Bottom Anti-Reflection Coating; 208)을 형성한다. 반사 방지막(208) 상에는 포토 레지스트 패턴(210)을 형성한다. An etching target layer 204 is formed on the semiconductor substrate 202. The etching target layer 204 is formed of an insulating layer for forming contact holes in a subsequent process. The hard mask layer 206 is formed on the etching target layer 204. The hard mask film 206 is formed of a spin on carbon (SOC) film. A bottom anti-reflection coating 208 is formed on the hard mask layer 206. The photoresist pattern 210 is formed on the antireflection film 208.

도 2b 및 도 3b를 참조하면, 포토 레지스트 패턴(210)을 이용한 식각 공정으로 반사 방지막(208)과 하드 마스크막(206)을 식각하여 하드 마스크 패턴(206a)을 형성한다. 이때, 제2 영역(B)에 형성되는 하드 마스크 패턴(206a) 중 실제 콘택홀을 형성하기 위한 하드 마스크 패턴(206a)은 도면부호 E이며, 도면부호 E의 양측에 형성된 하드 마스크 패턴(도면부호 E'; 206a)들은 후속하는 공정에서 하드 마스크 패턴(206a) 상에 균일한 두께의 막을 형성하기 위하여 형성하는 더미(dummy) 패턴들이다. 이후에, 포토 레지스트 패턴(210)과 반사 방지막(108)을 제거한다.2B and 3B, the anti-reflection film 208 and the hard mask film 206 are etched to form a hard mask pattern 206a by an etching process using the photoresist pattern 210. At this time, the hard mask pattern 206a for forming the actual contact hole among the hard mask patterns 206a formed in the second region B is denoted by E, and hard mask patterns formed on both sides of the reference symbol E (reference numerals). E '206a are dummy patterns formed to form a film of uniform thickness on the hard mask pattern 206a in a subsequent process. Thereafter, the photoresist pattern 210 and the anti-reflection film 108 are removed.

도 2c 및 도 3c를 참조하면, 하드 마스크 패턴(206a)과 식각 대상막(204) 상에 제1 보조막(212)을 형성한다. 제1 보조막(212)은 하드 마스크 패턴(206a)으로 인한 단차가 유지될 수 있는 두께(도면부호 f)로 형성한다. 이때, 제1 보조막(212)의 두께(도면부호 f)는 후속하는 공정에서 형성되는 콘택홀의 폭과 대응하도록 형성한다. 2C and 3C, a first auxiliary layer 212 is formed on the hard mask pattern 206a and the etching target layer 204. The first auxiliary layer 212 is formed to a thickness (reference numeral f) in which a step due to the hard mask pattern 206a can be maintained. In this case, the thickness of the first auxiliary layer 212 (reference numeral f) is formed to correspond to the width of the contact hole formed in the subsequent process.

제1 보조막(212)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 형성되는 카본 폴리머(carbon polymer) 막으로 형성할 수 있다. 그런데, 이와 같이 형성되는 카본 폴리머막은 하드 마스크 패턴(206a)이 형성된 밀도에 의해 증착되는 두께가 차이가 날 수 있다. 예를 들어, 다수의 하드 마스크 패턴(206a)이 조밀하게 형성된 영역에서 하드 마스크 패턴(206a)이 측벽에 형성되는 카본 폴리머막은 비교적 얇게 형성되지만, 하드 마스크 패턴(206a)의 밀도가 낮아서 하드 마스크 패턴(206a) 사이의 거리가 긴 영역에서 하드 마스크 패턴(206a)의 측벽에 형성되는 카본 폴리머막은 두껍게 형성된다. 카본 폴리머막이 형성되는 두께는 후속하는 공정에서 형성되는 콘택홀의 폭에 대응하기 때문에, 하드 마스크 패턴(206a) 사이의 거리가 길게 형성되는 영역에 형성되는 콘택홀은 폭이 크게 형성될 수 있다. The first auxiliary layer 212 may be formed of a carbon polymer film formed by a chemical vapor deposition (CVD) method. However, the carbon polymer film formed as described above may have a different thickness due to the density of the hard mask pattern 206a. For example, in a region where a plurality of hard mask patterns 206a are densely formed, the carbon polymer film in which the hard mask pattern 206a is formed on the sidewall is relatively thin, but the density of the hard mask pattern 206a is low so that the hard mask pattern is low. In the region where the distance between 206a is long, the carbon polymer film formed on the sidewall of the hard mask pattern 206a is formed thick. Since the thickness in which the carbon polymer film is formed corresponds to the width of the contact hole formed in a subsequent process, the contact hole formed in the region where the distance between the hard mask patterns 206a is formed may be large in width.

하지만, 본 발명에서는 제2 영역(B)에서 더미 패턴들을 형성하여 하드 마스크 패턴(206a) 사이의 거리를 상대적으로 좁혔기 때문에, 제2 영역(B)의 하드 마스크 패턴(206a) 측벽에 형성되는 카본 폴리머막의 두께는 제1 영역(A)과 비교하여 유사한 두께로 형성할 수 있다. 즉, 제2 영역(B)에 형성된 더미 패턴들로 인하여 제1 영역(A)과의 하드 마스크 패턴(206a) 필도 차이를 최소화함으로서, 제1 영역(A)과 제2 영역(B)에서 하드 마스크 패턴(206a) 측벽에 형성되는 제1 보조막(212)의 두께는 유사하게 형성될 수 있다.However, in the present invention, since the distance between the hard mask patterns 206a is relatively narrowed by forming dummy patterns in the second region B, the dummy patterns are formed on the sidewalls of the hard mask pattern 206a of the second region B. The carbon polymer film may have a thickness similar to that of the first region A. FIG. That is, due to the dummy patterns formed in the second area B, the hard mask pattern 206a of the first area A may be minimized, and thus, the hard patterns may be hard in the first area A and the second area B. FIG. The thickness of the first auxiliary layer 212 formed on the sidewall of the mask pattern 206a may be similarly formed.

도 2d를 참조하면, 식각 대상막(204)과 제1 보조막(212) 상에 제2 보조막(214)을 형성한다. 제2 보조막(214)은 실리콘막으로 형성한다. 그리고, 제2 영역(B)의 제2 보조막(214) 상에 콘택홀을 형성하기 위한 제2 포토 레지스트 패턴(216)을 형성한다. 제2 포토 레지스트 패턴(216)은 제1 영역(A) 전체 및 제2 영역(B) 중 콘택홀을 형성하고자 하는 영역 상부가 오픈되도록 형성한다.Referring to FIG. 2D, a second auxiliary layer 214 is formed on the etching target layer 204 and the first auxiliary layer 212. The second auxiliary film 214 is formed of a silicon film. In addition, a second photoresist pattern 216 for forming a contact hole is formed on the second auxiliary layer 214 in the second region B. Referring to FIG. The second photoresist pattern 216 is formed such that an upper portion of the region in which the contact hole is to be formed among the entire first region A and the second region B is opened.

도 2e를 참조하면, 제2 포토 레지스트 패턴(216)을 이용한 식각 공정으로 제2 보조막(214)의 상부 일부를 식각하여 제1 보조막(212)보다 높이를 낮춤으로써, 제1 보조막(212)으로 한정되는 제2 보조막 패턴(214a)을 형성한다.Referring to FIG. 2E, the upper portion of the second auxiliary layer 214 is etched by lowering the height of the first auxiliary layer 212 by using an etching process using the second photoresist pattern 216. A second auxiliary layer pattern 214a defined by 212 is formed.

도 2f를 참조하면, 노출된 제1 보조막(212)을 제거하여 하드 마스크 패턴(206a)과 제2 보조막 패턴(214a)을 포함하는 식각 마스크 패턴을 식각 대상막(204) 상에 형성한다. 특히, 제2 영역(B)에는 제거된 제1 보조막(212)의 폭(도면부호 f)만큼 하드 마스크 패턴(206a)과 제2 보조막 패턴(214a)으로 한정되는 공간이 생긴다. 한편, 제2 포토 레지스트 패턴(216) 하부에 형성된 제1 보조막(212)은 식각되지 않고 잔류할 수 있다.Referring to FIG. 2F, the exposed first auxiliary layer 212 is removed to form an etch mask pattern including the hard mask pattern 206a and the second auxiliary layer pattern 214a on the etching target layer 204. . In particular, a space defined by the hard mask pattern 206a and the second auxiliary film pattern 214a is formed in the second region B by the width (reference numeral f) of the removed first auxiliary film 212. Meanwhile, the first auxiliary layer 212 formed under the second photoresist pattern 216 may remain without being etched.

도 2g를 참조하면, 하드 마스크 패턴(206a)과 제2 보조막 패턴(214a)을 포함하는 식각 마스크 패턴을 이용하여 식각 대상막(204)을 패터닝하여 제1 영역(A)과 제2 영역(B)에 각각의 콘택홀(D, D')을 형성한다. 특히, 제2 영역(B)의 식각 대상막(204)에 형성된 콘택홀(도면부호 D)의 폭은 전술한 제1 보조막(112)의 폭에 대응하는 폭(도면부호 f)으로 형성되기 때문에, 더미 하드 마스크 패턴(206a)을 형성하지 않았을 때보다 더욱 좁은 폭으로 형성할 수 있다.Referring to FIG. 2G, the etching target layer 204 is patterned using an etching mask pattern including the hard mask pattern 206a and the second auxiliary layer pattern 214a to form the first region A and the second region ( Contact holes D and D 'are formed in B). In particular, the width of the contact hole (reference numeral D) formed in the etching target layer 204 of the second region B is formed to have a width corresponding to the width of the first auxiliary layer 112 (reference numeral f). Therefore, the dummy hard mask pattern 206a can be formed with a narrower width than when the dummy hard mask pattern 206a is not formed.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.2A to 2G are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 3A to 3G are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to an embodiment of the present invention.

도 4는 종래 기술에 따른 반도체 소자의 패턴 형성 방법으로 형성된 소자의 SEM 사진이다.4 is a SEM photograph of a device formed by a method of forming a pattern of a semiconductor device according to the prior art.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

202 : 반도체 기판 204 : 식각 대상막202: semiconductor substrate 204: etching target film

206 : 하드 마스크막 206a : 하드 마스크 패턴206: Hard Mask Film 206a: Hard Mask Pattern

208 : 반사 방지막 210 : 제1 포토 레지스트 패턴208: antireflection film 210: first photoresist pattern

212 : 제1 보조막 214 : 제2 보조막212: first auxiliary film 214: second auxiliary film

214a : 제2 보조막 패턴 216 : 제2 포토 레지스트 패턴214a: second auxiliary film pattern 216: second photoresist pattern

Claims (6)

다수의 콘택홀이 일렬로 형성되는 제1 영역과 단일한 콘택홀이 독립적으로 형성되는 제2 영역을 포함하는 반도체 기판상에 식각 대상막을 형성하는 단계;Forming an etching target layer on a semiconductor substrate including a first region in which a plurality of contact holes are formed in a line and a second region in which a single contact hole is formed independently; 상기 식각 대상막 상에 하드 마스크 패턴을 형성하되, 상기 제2 영역에 형성되는 상기 하드 마스크 패턴은 콘택홀 형성시 사용되는 상기 하드 마스크 패턴의 양측에 더미 하드 마스크 패턴들을 더욱 포함하는 단계;Forming a hard mask pattern on the etching target layer, wherein the hard mask pattern formed in the second region further includes dummy hard mask patterns on both sides of the hard mask pattern used to form a contact hole; 상기 더미 하드 마스크 패턴들을 포함하는 상기 하드 마스크 패턴 상에 상기 하드 마스크 패턴의 단차가 유지될 수 있는 두께로 제1 보조막을 형성하는 단계;Forming a first auxiliary layer on the hard mask pattern including the dummy hard mask patterns to a thickness at which a step of the hard mask pattern can be maintained; 상기 제1 보조막 상부 및 상기 제1 보조막 사이에 제2 보조막을 형성하는 단계;Forming a second auxiliary layer between the first auxiliary layer and the first auxiliary layer; 상기 제2 영역 중 콘택홀을 형성하고자 하는 영역 상부가 오픈되도록 상기 제2 영역의 상기 제2 보조막 상에 포토 레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the second auxiliary layer of the second region such that an upper portion of the second region to which the contact hole is to be formed is opened; 상기 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제2 보조막의 높이를 낮추어 노출된 상기 제1 보조막으로 한정되는 제2 보조막 패턴을 형성하는 단계;Forming a second auxiliary layer pattern defined by the first auxiliary layer exposed by lowering the height of the second auxiliary layer by an etching process using the photoresist pattern; 노출된 상기 제1 보조막을 제거하여 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 포함하는 식각 마스크 패턴이 형성되는 단계; 및Removing the exposed first auxiliary layer to form an etch mask pattern including the hard mask pattern and the second auxiliary layer pattern; And 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 이용한 식각 공정으로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.And etching the etching target layer by an etching process using the hard mask pattern and the second auxiliary layer pattern. 반도체 기판 상에 식각 대상막을 형성하는 단계;Forming an etching target layer on the semiconductor substrate; 상기 식각 대상막 상에 하드 마스크 패턴을 형성하되, 상기 하드 마스크 패턴은 콘택홀 형성시 사용되는 상기 하드 마스크 패턴의 양측에 더미 하드 마스크 패턴들을 더욱 포함하는 단계;Forming a hard mask pattern on the etching target layer, wherein the hard mask pattern further includes dummy hard mask patterns on both sides of the hard mask pattern used to form a contact hole; 상기 더미 하드 마스크 패턴들을 포함하는 상기 하드 마스크 패턴 상에 상기 하드 마스크 패턴의 단차가 유지될 수 있는 두께로 제1 보조막을 형성하는 단계;Forming a first auxiliary layer on the hard mask pattern including the dummy hard mask patterns to a thickness at which a step of the hard mask pattern can be maintained; 상기 제1 보조막 상부 및 상기 제1 보조막 사이에 제2 보조막을 형성하는 단계;Forming a second auxiliary layer between the first auxiliary layer and the first auxiliary layer; 콘택홀을 형성하고자 하는 영역 상부가 오픈되도록 상기 제2 보조막 상에 포토 레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the second auxiliary layer so that an upper portion of a region where a contact hole is to be formed is opened; 상기 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제2 보조막의 높이를 낮추어 노출된 상기 제1 보조막으로 한정되는 제2 보조막 패턴을 형성하는 단계;Forming a second auxiliary layer pattern defined by the first auxiliary layer exposed by lowering the height of the second auxiliary layer by an etching process using the photoresist pattern; 노출된 상기 제1 보조막을 제거하여 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 포함하는 식각 마스크 패턴이 형성되는 단계; 및Removing the exposed first auxiliary layer to form an etch mask pattern including the hard mask pattern and the second auxiliary layer pattern; And 상기 하드 마스크 패턴 및 상기 제2 보조막 패턴을 이용한 식각 공정으로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.And etching the etching target layer by an etching process using the hard mask pattern and the second auxiliary layer pattern. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 보조막은 카본 폴리머막으로 형성하는 반도체 소자의 패턴 형성 방법.And the first auxiliary film is formed of a carbon polymer film. 제3항에 있어서,The method of claim 3, 상기 카본 폴리머막은 화학 기상 증착 방법으로 형성하는 반도체 소자의 패턴 형성 방법.The carbon polymer film is a pattern formation method of a semiconductor device formed by a chemical vapor deposition method. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 하드 마스크 패턴은 SOC(Spin On Carbon)막으로 형성하는 반도체 소자의 패턴 형성 방법.The hard mask pattern is a pattern forming method of a semiconductor device formed of a SOC (Spin On Carbon) film. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 보조막은 실리콘막으로 형성하는 반도체 소자의 패턴 형성 방법.And the second auxiliary layer is formed of a silicon film.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170002055A (en) * 2015-06-29 2017-01-06 삼성전자주식회사 Wiring structrue and method of forming the same, and semiconductor device including the wiring structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574999B1 (en) 2004-12-06 2006-04-28 삼성전자주식회사 Method of forming pattern of semiconductor device
KR100674970B1 (en) 2005-04-21 2007-01-26 삼성전자주식회사 Method for fabricating small pitch patterns by using double spacers
KR20080060344A (en) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 Method for forming a pattern in semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574999B1 (en) 2004-12-06 2006-04-28 삼성전자주식회사 Method of forming pattern of semiconductor device
KR100674970B1 (en) 2005-04-21 2007-01-26 삼성전자주식회사 Method for fabricating small pitch patterns by using double spacers
KR20080060344A (en) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 Method for forming a pattern in semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170002055A (en) * 2015-06-29 2017-01-06 삼성전자주식회사 Wiring structrue and method of forming the same, and semiconductor device including the wiring structure
US9716043B2 (en) 2015-06-29 2017-07-25 Samsung Electronics Co., Ltd. Wiring structure and method of forming the same, and semiconductor device including the wiring structure
KR102326120B1 (en) 2015-06-29 2021-11-15 삼성전자주식회사 Wiring structrue and method of forming the same, and semiconductor device including the wiring structure

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