KR20050067829A - Method of forming a inductor in a semiconductor devices - Google Patents
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Abstract
본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 본 발명의 사상은 금속배선이 형성된 제1 층간 절연막 상에 제1 식각 정지막, 제2 층간 절연막, 제2 식각 정지막을 순차적으로 형성하고, 상기 제2 식각 정지막 상부의 소정 영역에 비아홀을 정의할 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 식각 정지막을 식각하여 비아홀 패턴 및 식각 정지막 분리 영역을 형성하는 단계, 상기 형성된 제1 포토레지스트 패턴을 제거하는 단계, 상기 제1 포토레지스트 패턴이 제거된 결과물 전면에 금속배선 트렌치 형성용 절연막을 형성하는 단계, 상기 금속배선 트렌치 형성용 절연막 상의 소정 영역에 금속배선 트렌치를 정의할 제2 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 식각하여 금속배선 트렌치 및 비아홀을 형성하는 단계, 상기 금속배선 트렌치 및 비아홀에 금속물질을 매립하는 단계를 포함한다. The present invention relates to a method for forming an inductor of a semiconductor device, and the idea of the present invention is to sequentially form a first etch stop layer, a second interlayer insulating film, and a second etch stop layer on the first interlayer insulating film on which metal wiring is formed. Forming a first photoresist pattern to define a via hole in a predetermined region on the second etch stop layer, and etching the second etch stop layer using the first photoresist pattern as an etch mask to separate the via hole pattern and the etch stop layer isolation region Forming an insulating layer for forming a metal wiring trench on the entire surface of the product from which the first photoresist pattern is removed; forming a predetermined region on the insulating film for forming a metal wiring trench A second photoresist pattern is formed on the second trench to define the metal trench, and the second photoresist pattern is etched with an etching mask to form the metal interconnect trench Values and the step of forming a via hole, and a step of filling the metal material in the metal wiring trenches and via holes.
Description
일반적으로 RF IC에 Si CMOS 기술을 구현하기 위한 필수적인 수동소자가 인덕터인데, 이 인턱터의 형성으로 인해 RF IC에서 요구되는 높은 충실도(Q: Quality Factor)를 얻기 위한 기술들이 요구되고 있다. In general, an inductor is an essential passive element for implementing Si CMOS technology in an RF IC. Due to the formation of the inductor, techniques for obtaining the high fidelity (Q) required in the RF IC are required.
이 기술들 중 높은 충실도를 얻는 인덕터를 형성하기 위한 방법으로는 구리금속의 도입이 필요하다. 이 구리 금속을 인덕터에 도입할 때, 금속배선을 식각하는 기존의 방법과는 달리 다마신 공정을 이용하게 되는 데, 이 다마신 공정 중 비아홀과 금속배선 트렌치를 동시에 형성하는 이중 다마신 공정을 이용할 경우 수㎛의 산화막인 층간 절연막을 식각하게 된다. Among these techniques, the introduction of copper metal is needed to form an inductor with high fidelity. When introducing the copper metal into the inductor, unlike the conventional method of etching the metal wiring, the damascene process is used. Among the damascene processes, the dual damascene process of simultaneously forming the via hole and the metal wiring trench is used. In this case, the interlayer insulating film, which is an oxide film of several micrometers, is etched.
그러나 상기 식각 공정시 비아홀의 측벽 부위에 마이크로 트렌치가 발생하게 되는 데, 상기 비아홀과 금속배선 트렌치 형성 공정시 증착되는 식각 정지막에는 다른 막질보다 마이크로 트렌치가 빨리 형성되어 다른 막질보다 과식각 정도가 심해지게 되어, 비아홀이 인접한 지역에는 피싯(facet)과 같은 마면이 형성되는 문제점이 있다. However, micro trenches are generated in the sidewalls of the via holes during the etching process, and micro trenches are formed faster in the etch stop layer deposited during the via hole and the metallization trench formation process than other films. There is a problem in that a face such as a facet is formed in a region where the via hole is adjacent to each other.
상술한 문제점을 해결하기 위한 본 발명의 목적은 이중 다마신 공정을 수행할 때, 식각 정지막에 발생하는 마이크로 트렌치의 발생 및 비아홀 인접지역의 피싯(facet)을 억제할 수 있도록 하는 반도체 소자의 인덕터 형성방법을 제공함에 있다. SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to induce micro trenches in the etch stop layer and facet in the region adjacent via holes when performing the dual damascene process. It is to provide a formation method.
상술한 목적을 달성하기 위한 본 발명의 사상은 금속배선이 형성된 제1 층간 절연막 상에 제1 식각 정지막, 제2 층간 절연막, 제2 식각 정지막을 순차적으로 형성하고, 상기 제2 식각 정지막 상부의 소정 영역에 비아홀을 정의할 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 식각 정지막을 식각하여 비아홀 패턴 및 식각 정지막 분리 영역을 형성하는 단계, 상기 형성된 제1 포토레지스트 패턴을 제거하는 단계, 상기 제1 포토레지스트 패턴이 제거된 결과물 전면에 금속배선 트렌치 형성용 절연막을 형성하는 단계, 상기 금속배선 트렌치 형성용 절연막 상의 소정 영역에 금속배선 트렌치를 정의할 제2 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 식각하여 금속배선 트렌치 및 비아홀을 형성하는 단계, 상기 금속배선 트렌치 및 비아홀에 금속물질을 매립하는 단계를 포함한다. According to an aspect of the present disclosure, a first etch stop layer, a second interlayer insulating layer, and a second etch stop layer are sequentially formed on a first interlayer insulating layer on which metal wirings are formed, and an upper portion of the second etch stop layer is formed. Forming a first photoresist pattern defining a via hole in a predetermined region of the substrate; etching the second etch stop layer using the first photoresist pattern as an etch mask to form a via hole pattern and an etch stop layer isolation region; Removing the formed first photoresist pattern, forming an insulating film for forming a metal wiring trench on the entire surface of the product from which the first photoresist pattern is removed, and defining a metal wiring trench in a predetermined region on the insulating film for forming the metal wiring trench. Forming a second photoresist pattern and etching the same with an etching mask to form a metallization trench and a via hole And embedding a metal material in the metal wiring trench and the via hole.
상기 제2 식각 정지막은 금속막인 것이 바람직하다. The second etch stop layer is preferably a metal layer.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming an inductor of a semiconductor device according to the present invention.
도 1을 참조하면, 구리 물질과 같은 금속배선(20)이 형성된 제1 층간 절연막(22) 상부에 제1 식각 정지막(24)인 질화막, 제2 층간 절연막(26)인 산화막 및 제2 식각 정지막(28)인 금속막을 순차적으로 형성한다. 이어서, 상기 제2 식각 정지막(28)의 상부에 제1 포토레지스트 패턴(PR1)을 형성하고, 이를 식각 마스크로 제2 식각 정지막(28)을 식각한다. Referring to FIG. 1, a nitride layer as the first etch stop layer 24, an oxide layer as the second interlayer insulating layer 26, and a second etching layer are disposed on the first interlayer insulating layer 22 on which the metal wiring 20, such as a copper material, is formed. The metal film which is the stop film 28 is formed sequentially. Subsequently, a first photoresist pattern PR1 is formed on the second etch stop layer 28, and the second etch stop layer 28 is etched using the etch mask.
상기 제2 식각 정지막(28)으로 금속막을 사용하게 되는 데, 본 발명에서는, 종래 기술에서의 비아홀 형성 식각 공정시 비아홀 측벽에 마이크로 트렌치의 형성으로 인해 식각 정지막이 과식각되는 것을 방지할 수 있도록, 식각 정지막을 금속막으로 형성한다. A metal film is used as the second etch stop layer 28. In the present invention, the etching stop layer is prevented from being etched due to the formation of micro trenches in the sidewalls of the via holes during the via hole formation etching process. , The etch stop film is formed of a metal film.
이때, 제1 포토레지스트 패턴(PR1)을 비아홀을 정의하기 위해 형성하면서(A) 동시에 상기 금속막인 제2 식각 정지막(28)을 식각 분리되어 비아홀 형성 식각 공정이 수행되는 영역에만 잔존하도록 형성(B)한다. In this case, the first photoresist pattern PR1 is formed to define the via hole (A), and at the same time, the second etch stop layer 28, which is the metal layer, is etched away to remain only in the region where the via hole forming etching process is performed. (B)
상기 금속막인 제2 식각 정지막(24)이 분리되면, 후속 증착되는 금속배선들과 단락이 방지될 수 있다. When the second etch stop layer 24, which is the metal layer, is separated, short-circuit with the metal wires which are subsequently deposited may be prevented.
도 2를 참조하면, 상기 식각된 제2 식각 정지막(28)이 형성된 결과물에 형성된 제1 포토레지스트 패턴(PR1)을 제거하는 공정을 수행하고, 제1 포토레지스트 패턴(PR1)이 제거된 결과물 전면에 금속배선 트렌치 형성용 제3 층간 절연막(30)을 형성한다. Referring to FIG. 2, a process of removing the first photoresist pattern PR1 formed on the resultant product on which the etched second etch stop layer 28 is formed and removing the first photoresist pattern PR1 is performed. A third interlayer insulating film 30 for forming metal wiring trenches is formed on the entire surface.
도 3을 참조하면, 상기 형성된 제3 층간 절연막(30)의 소정 영역에 금속배선 트렌치를 정의하기 위한 제2 포토레지스트 패턴(PR2)을 형성하고, 이를 식각 마스크로 제2 식각 정지막(28)이 노출될 때까지 제3 층간 절연막(30)을 식각하여 제3 층간 절연막(30)에 금속배선 트렌치를 정의한다. Referring to FIG. 3, a second photoresist pattern PR2 is formed in a predetermined region of the formed third interlayer insulating layer 30, and the second etch stop layer 28 is used as an etching mask. The metallization trench is defined in the third interlayer insulating layer 30 by etching the third interlayer insulating layer 30 until it is exposed.
도 4를 참조하면, 상기 제3 층간 절연막(30)에 금속배선 트렌치를 정의하는 식각을 계속적으로 수행하여 상기 노출된, 패터닝된 제2 식각 정지막(28)을 식각 마스크로 제2 층간 절연막(26)을 식각하여 제2 층간 절연막(26)에 비아홀을 형성한다. Referring to FIG. 4, the second interlayer insulating layer may be etched using the exposed, patterned second etch stop layer 28 as an etch mask by continuously performing etching to define the metallization trench in the third interlayer insulating layer 30. 26 is etched to form via holes in the second interlayer insulating layer 26.
상기 제3 층간 절연막의 식각공정과 제2 층간 절연막의 식각공정은 한 번의 식각공정이다. The etching process of the third interlayer insulating film and the etching process of the second interlayer insulating film are one etching process.
다시 말해, 비아홀이 형성될 영역이 정의된 제2 식각 정지막 상부에 제3 층간 절연막과 금속배선 트렌치를 정의하는 제2 포토레지스트 패턴을 순차적으로 형성하고, 이 제2 포토레지스트 패턴을 식각 마스크로 제3 층간 절연막 및 제2 층간 절연막을 식각하면, 제3 층간 절연막이 식각되면서 동시에 하부의 제2 식각 정지막이 식각마스크가 되어 제2 층간 절연막을 식각함으로써, 셀프 얼라인 금속배선 트렌치 및 비아홀을 형성하게 된다. In other words, a second photoresist pattern defining a third interlayer insulating layer and a metal wiring trench is sequentially formed on the second etch stop layer in which the region where the via hole is to be defined, and the second photoresist pattern is formed as an etch mask. When the third interlayer insulating film and the second interlayer insulating film are etched, the third interlayer insulating film is etched and at the same time, the lower second etch stop layer becomes an etch mask to etch the second interlayer insulating film, thereby forming self-aligned metal wiring trenches and via holes. Done.
상기 식각 공정시 제2 식각 정지막(28)은 금속막으로 형성되어 식각공정에 대한 하드마스크 역할을 수행하므로 비아홀 측벽에 마이크로 트렌치의 형성으로 인해 식각 정지막이 과식각되는 것을 방지하고, 비아홀 인접지역의 피싯 발생을 억제할 수 있다. During the etching process, the second etch stop layer 28 is formed of a metal layer to serve as a hard mask for the etch process, thereby preventing overetching of the etch stop layer due to the formation of micro trenches in the sidewalls of the via holes, and the region adjacent to the via hole. Generation of the facet can be suppressed.
도 5를 참조하면, 상기 형성된 비아홀 및 금속배선 트렌치에 금속물질(32)을 형성하여 인덕터 형성공정을 완료한다. Referring to FIG. 5, a metal material 32 is formed in the formed via hole and the metal wiring trench to complete an inductor forming process.
본 발명에 의하면, 상기 비아홀 및 금속배선 트렌치 식각 공정시 제2 식각 정지막을 금속막으로 형성하여, 식각공정에 대한 하드마스크 역할을 수행하게 하므로써 비아홀 측벽에 마이크로 트렌치의 형성으로 인해 식각 정지막이 과식각되는 것을 방지하고, 비아홀 인접지역의 피싯 발생을 억제할 수 있다. According to the present invention, by forming the second etch stop layer as a metal film during the via hole and the metal wiring trench etching process, the etching stop layer is overetched due to the formation of the micro trench in the sidewalls of the via hole by acting as a hard mask for the etching process. Can be prevented, and the occurrence of the pitch in the area adjacent to the via hole can be suppressed.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 비아홀 및 금속배선 트렌치 식각 공정시 제2 식각 정지막을 금속막으로 형성하여, 식각공정에 대한 하드마스크 역할을 수행하게 하므로써 비아홀 측벽에 마이크로 트렌치의 형성으로 인해 식각 정지막이 과식각되는 것을 방지하고, 비아홀 인접지역의 피싯 발생을 억제할 수 있게 되는 효과가 있다. As described above, according to the present invention, the second etch stop layer is formed of the metal layer during the via hole and the metal wiring trench etching process, thereby acting as a hard mask for the etching process, thereby forming micro trenches on the sidewalls of the via hole. The etch stop film is prevented from being overetched, and it is possible to suppress the occurrence of the pitch in the vicinity of the via hole.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming an inductor of a semiconductor device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20: 금속배선 22: 제1 층간 절연막 20: metal wiring 22: first interlayer insulating film
24: 제1 식각 정지막 26: 제2 층간 절연막24: first etching stop film 26: second interlayer insulating film
28: 제2 식각 정지막 30: 제3 층간 절연막 28: second etching stop film 30: third interlayer insulating film
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| KR1020030098851A KR20050067829A (en) | 2003-12-29 | 2003-12-29 | Method of forming a inductor in a semiconductor devices |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102412188A (en) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | Metal hard mask dual damascene process of super-thick top metal |
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2003
- 2003-12-29 KR KR1020030098851A patent/KR20050067829A/en not_active Application Discontinuation
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