KR100591155B1 - Method for fabricating the metal interconnection in semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 금속 배선 형성 방법은, 하부막 위의 금속 배선막이 형성될 표면 위에 포토레지스트막 패턴을 형성하는 단계와, 하부막 및 포토레지스트막 패턴 위에 절연막을 형성하는 단계와, 제1 평탄화 공정을 수행하여 포토레지스트막 패턴의 상부면이 노출되도록 하는 단계와, 포토레지스트막 패턴을 제거하여 절연막을 관통하여 하부막의 일부 표면을 노출시키는 홀을 형성하는 단계와, 절연막 및 하부막 위에 장벽 금속층을 형성하는 단계와, 홀이 채워지도록 장벽 금속층 위에 상부 금속막을 형성하는 단계와, 그리고 제2 평탄화 공정을 수행하여 절연막의 상부면이 노출되도록 하는 단계를 포함한다.The metal wiring forming method of the semiconductor device of the present invention comprises the steps of: forming a photoresist film pattern on the surface on which the metal wiring film is to be formed on the lower film, forming an insulating film on the lower film and the photoresist film pattern, Performing a planarization process to expose the top surface of the photoresist film pattern, removing the photoresist film pattern to form a hole penetrating the insulating film to expose a portion of the lower film, and a barrier over the insulating film and the lower film Forming a metal layer, forming an upper metal film on the barrier metal layer to fill the hole, and performing a second planarization process to expose the top surface of the insulating film.

금속 배선, 다마신, 금속간 절연막, 저유전율,Metal wiring, damascene, intermetallic insulation, low dielectric constant,

Description

반도체 소자의 금속 배선 형성 방법{Method for fabricating the metal interconnection in semiconductor device}Method for fabricating the metal interconnection in semiconductor device

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 7 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로서, 특히 다마신 구조를 갖는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring of a semiconductor device, and more particularly to a method for forming a metal wiring for a semiconductor device having a damascene structure.

최근 구리막을 이용한 반도체 소자의 금속 배선 구조가 채용되면서, 구리막 금속 배선을 형성하기 위한 공정으로서 다마신 공정이 사용되고 있으며, 이와 함께 금속간 절연막으로서 저유전율(low-k)의 절연막이 주로 사용된다. 종래의 다마신 공정은 금속 배선을 형성하기 위하여 저유전율의 절연막으로 이루어진 금속간 절연막을 식각하여야 하는 식각 공정이 수반되어야 한다. 즉 포토레지스트막 패턴을 금속간 절연막 위에 형성하고, 이 포토레지스트막 패턴을 식각 마스크로 한 식각 공정으로 비아홀 및 트랜치를 형성한다. 그리고 이 비아홀 및 트랜치 내부를 구리막과 같이 저항이 낮은 금속 물질로 채우고, 평탄화 공정을 수행하여 다마신 구조의 금속 배선을 완성한다.As the metal wiring structure of a semiconductor device using a copper film is recently adopted, a damascene process is used as a process for forming a copper film metal wiring, and a low dielectric constant (low-k) insulating film is mainly used as an intermetallic insulating film. . The conventional damascene process must involve an etching process in which an intermetallic insulating film made of a low dielectric constant insulating film must be etched to form a metal wiring. That is, a photoresist film pattern is formed on the intermetallic insulating film, and via holes and trenches are formed by an etching process using the photoresist film pattern as an etching mask. The via hole and the trench inside are filled with a low-resistance metal material such as a copper film, and a planarization process is performed to complete a metal wiring having a damascene structure.

그런데 이와 같은 종래의 다마신 공정은 반드시 금속간 절연막에 대한 식각 공정이 요구되는데, 현재 이 금속간 절연막에 대한 식각 과정과 관련된 많은 문제점들이 보고되고 있는 실정이며, 이에 따르는 상당한 경제적, 인적 그리고 시간적 소모가 발생되고 있다. 따라서 이와 같은 금속간 절연막에 대한 식각 공정으로 인해 야기되는 문제점들을 해결할 수 있는 근본적인 대책이 시급하게 요구되고 있다.However, such a conventional damascene process requires an etching process for an intermetallic insulating film, and many problems related to the etching process for this intermetallic insulating film have been reported, and accordingly, considerable economic, human and time consumption are accompanied. Is occurring. Therefore, there is an urgent need for a fundamental countermeasure that can solve the problems caused by the etching process for the intermetallic insulating film.

본 발명이 이루고자 하는 기술적 과제는, 금속간 절연막에 대한 식각 공정 없이 다마신 배선 구조를 만들 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming metal wirings of a semiconductor device capable of forming a damascene wiring structure without etching an intermetallic insulating film.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 하부막 위의 금속 배선막이 형성될 표면 위에 포토레지스트막 패턴을 형성하는 단계; 상기 하부막 및 포토레지스트막 패턴 위에 절연막을 형성하는 단계; 제1 평탄화 공정을 수행하여 상기 포토레지스트막 패턴의 상부면이 노출되도록 하는 단계; 상기 포토레지스트막 패턴을 제거하여 상기 절연막을 관통하여 상기 하부막의 일부 표면을 노출시키는 홀을 형성하는 단계; 상기 절연막 및 하부막 위에 장벽 금속층을 형성하는 단계; 상기 홀이 채워지도록 상기 장벽 금속층 위에 상부 금속막을 형성하는 단계; 및 제2 평탄화 공정을 수행하여 상기 절연막의 상부면이 노출되도록 하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the method for forming a metal wiring of the semiconductor device according to the present invention, forming a photoresist film pattern on the surface on which the metal wiring film is to be formed; Forming an insulating layer on the lower layer and the photoresist layer pattern; Performing a first planarization process to expose an upper surface of the photoresist film pattern; Removing the photoresist layer pattern to form a hole penetrating the insulating layer to expose a portion of the lower layer surface; Forming a barrier metal layer on the insulating layer and the lower layer; Forming an upper metal film on the barrier metal layer to fill the hole; And performing a second planarization process to expose the top surface of the insulating film.

상기 절연막은 저유전율을 갖는 절연막인 것이 바람직하다.It is preferable that the insulating film is an insulating film having a low dielectric constant.

상기 제1 평탄화 공정 및 제2 평탄화 공정은 화학적 기계적 평탄화 공정을 사용하여 수행하는 것이 바람직하다.The first planarization process and the second planarization process are preferably performed using a chemical mechanical planarization process.

상기 제1 평탄화 공정은 상기 포토레지스트막 패턴을 식각 정지막으로 하여 수행하고, 상기 제2 평탄화 공정은 상기 절연막을 식각 정지막으로 하여 수행하는 것이 바람직하다.The first planarization process may be performed by using the photoresist layer pattern as an etch stop layer, and the second planarization process may be performed by using the insulating layer as an etch stop layer.

상기 포토레지스트막 패턴의 제거는 애싱 공정 및 습식 세정 공정을 통해 수행하는 것이 바람직하다.The photoresist layer pattern may be removed through an ashing process and a wet cleaning process.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 7 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

먼저 도 1을 참조하면, 하부막(100)을 준비한다. 이 하부막(100)은 절연막일 수도 있지만, 일반적으로 하부 금속 배선막이다. 이 하부 금속 배선막은 일반적인 금속 배선 패턴 구조일 수 있고, 또는 다마신 패턴 구조일 수도 있다.First, referring to FIG. 1, the lower layer 100 is prepared. The lower film 100 may be an insulating film, but is generally a lower metal wiring film. The lower metal wiring film may be a general metal wiring pattern structure or a damascene pattern structure.

다음에 도 2를 참조하면, 하부막(100) 위에 포토레지스트막(110)을 형성한다. 이 포토레지스트막(110)은 추후에 제거하기 쉽기 때문에 적용하는 것이며, 경우에 따라서 후속 공정에서 용이하게 제거할 수 있는 물질막이 있는 경우 그 물질 막으로 형성할 수도 있다.Next, referring to FIG. 2, a photoresist film 110 is formed on the lower film 100. The photoresist film 110 is applied because it is easy to remove it later, and in some cases, if there is a material film that can be easily removed in a subsequent step, the photoresist film 110 may be formed of the material film.

다음에 도 3을 참조하면, 통상의 포토리소그라피법에 따른 노광 및 현상 공정을 수행하여 하부막(100)의 일부 표면을 덮는 포토레지스트막 패턴(112)을 형성한다. 이 포토레지스트막 패턴(112)은 하부막(100) 위에서 상부 금속 배선막이 배치될 부분의 하부막(100) 표면을 덮는다.Next, referring to FIG. 3, an exposure and development process according to a conventional photolithography method is performed to form a photoresist layer pattern 112 covering a portion of the lower layer layer 100. The photoresist layer pattern 112 covers the surface of the lower layer 100 of the portion where the upper metal wiring layer is to be disposed on the lower layer 100.

다음에 도 4를 참조하면, 하부막(100) 및 포토레지스트막 패턴(112) 위에 절연막(120)을 형성한다. 이 절연막(120)은 통상적으로 금속간 절연막이며, 이 경우 저유전율(low-k)의 절연막으로 형성한다.Next, referring to FIG. 4, an insulating film 120 is formed on the lower film 100 and the photoresist film pattern 112. The insulating film 120 is typically an intermetallic insulating film, in which case it is formed of an insulating film of low dielectric constant (low-k).

다음에 도 5를 참조하면, 제1 평탄화 공정을 수행하여 포토레지스트막 패턴(112)의 상부면이 노출되도록 한다. 즉 예컨대 화학적 기계적 평탄화(CMP; Chemical Mechanical Polishing) 공정을 수행하는데, 이때 식각 정지막으로서 포토레지스트막 패턴(112)을 사용한다. 상기 제1 평탄화 공정이 끝나면, 포토레지스트막 패턴(112)이 절연막 패턴(122)에 의해 둘러싸이는 구조가 만들어진다.Next, referring to FIG. 5, a first planarization process is performed to expose the top surface of the photoresist film pattern 112. That is, for example, a chemical mechanical polishing (CMP) process is performed, in which a photoresist layer pattern 112 is used as an etch stop layer. After the first planarization process is completed, a structure in which the photoresist layer pattern 112 is surrounded by the insulation layer pattern 122 is formed.

다음에 도 6을 참조하면, 상기 포토레지스트막 패턴(도 5의 112)을 제거하여 절연막 패턴(122)을 관통하여 하부막(100)의 일부 표면을 노출시키는 홀을 형성한다. 포토레지스트막 패턴(도 5의 112)의 제거는 애싱(ashing) 공정 및 습식 세정 공정으로 수행할 수 있다. 다음에 절연막(122) 및 하부막(100) 위에 장벽 금속층(130)을 형성하고, 이어서 상기 홀이 채워지도록 장벽 금속층(130) 위에 상부 금속막(140)을 형성한다.Next, referring to FIG. 6, the photoresist film pattern 112 (refer to FIG. 5) is removed to form a hole penetrating the insulating film pattern 122 to expose a portion of the lower film 100. Removal of the photoresist layer pattern 112 of FIG. 5 may be performed by an ashing process and a wet cleaning process. Next, a barrier metal layer 130 is formed on the insulating layer 122 and the lower layer 100, and then an upper metal layer 140 is formed on the barrier metal layer 130 to fill the hole.

다음에 도 7을 참조하면, 제2 평탄화 공정을 수행하여 절연막(122)의 상부면 이 노출되도록 하고, 상부 금속막 패턴(142)을 형성한다. 즉 화학적 기계적 평탄화(CMP) 공정을 수행하는데, 이때 식각 정지막으로서 절연막 패턴(122)을 사용한다. 상기 제2 평탄화 공정이 끝나면, 장벽 금속층(130) 및 상부 금속막 패턴(142)이 절연막 패턴(122)에 의해 둘러싸이고, 동시에 하부막(100)에 컨택되는 구조가 만들어진다.Next, referring to FIG. 7, a second planarization process is performed to expose the top surface of the insulating layer 122 and form the upper metal layer pattern 142. That is, the chemical mechanical planarization (CMP) process is performed, and the insulating film pattern 122 is used as the etch stop layer. After the second planarization process is completed, the barrier metal layer 130 and the upper metal layer pattern 142 are surrounded by the insulating layer pattern 122, and at the same time, a structure in which the lower layer 100 is contacted is formed.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 의하면, 금속간 절연막에 대한 식각 공정을 수행하지 않으므로 신뢰성 있는 금속 배선을 형성할 수 있으며 전체 공정 단계수를 줄임으로써 제조 비용도 절감할 수 있다.As described above, according to the method of forming the metal wiring of the semiconductor device according to the present invention, since the etching process for the intermetallic insulating film is not performed, it is possible to form a reliable metal wiring, and also to reduce the manufacturing process by reducing the total number of process steps. Can be saved.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (5)

하부막 위의 금속 배선막이 형성될 표면 위에 포토레지스트막 패턴을 형성하는 단계;Forming a photoresist film pattern on a surface on which the metal wiring film is to be formed; 상기 하부막 및 포토레지스트막 패턴 위에 저유전율을 갖는 절연막을 형성하는 단계;Forming an insulating film having a low dielectric constant on the lower layer and the photoresist layer pattern; 제1 화학적 기계적 평탄화 공정을 상기 포토레지스트막 패턴을 식각 정지막으로 이용하여 수행하여 상기 포토레지스트막 패턴의 상부면이 노출되도록 하는 단계;Performing a first chemical mechanical planarization process using the photoresist layer pattern as an etch stop layer to expose an upper surface of the photoresist layer pattern; 상기 포토레지스트막 패턴을 애싱 공정 및 습식 세정 공정을 통해 제거하여 상기 절연막을 관통하여 상기 하부막의 일부 표면을 노출시키는 홀을 형성하는 단계;Removing the photoresist layer pattern through an ashing process and a wet cleaning process to form a hole penetrating the insulating layer to expose a portion of the lower layer surface; 상기 절연막 및 하부막 위에 장벽 금속층을 형성하는 단계;Forming a barrier metal layer on the insulating layer and the lower layer; 상기 홀이 채워지도록 상기 장벽 금속층 위에 상부 금속막을 형성하는 단계; 및Forming an upper metal film on the barrier metal layer to fill the hole; And 제2 화학적 기계적 평탄화 공정은 상기 절연막을 식각 정지막으로 이용하여 수행하여 상기 절연막의 상부면이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The second chemical mechanical planarization process includes using the insulating film as an etch stop layer to expose the top surface of the insulating film. 제 1항에 있어서,The method of claim 1, 상기 하부막은 절연막 또는 하부 금속 배선막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the lower film is an insulating film or a lower metal wiring film. 삭제delete 삭제delete 삭제delete
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