KR100431336B1 - 히스테리시스형전압감시회로 - Google Patents

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Abstract

본 발명은 히스테리시스형 전압감시회로에 관한 것으로서, 특히, 전원전압을 공급받고, 상기 전원전압 및 피드백된 신호에 따라 히스테리시스적으로 변하는 제 1 및 제 2 기준전압을 발생하는 기준전압 발생부; 상기 전원전압을 공급받아 제 1 감시전압과 제 2 감시전압을 발생하는 전압분배부; 상기 전압분배부의 제 1 감시전압을 상기 제 1 및 제 2 기준전압에 비교하여 전원전압 변화의 상위레벨을 검출하고, 검출된 신호를 상기 기준전압 발생부에 피드백 시키는 비교기; 상기 전압분배부의 제 2 감시전압에 의해 전원전압 변화의 제 1 및 제 2 하위레벨을 검출하는 트랜지스터; 및 상기 비교기 및 트랜지스터의 출력신호에 응답하여 히스테리시스적으로 변하는 전압감시신호를 출력하는 출력부를 구비하는 것을 특징으로 한다.
따라서, 본 발명은 종래의 전원전압 변화에 의한 상위레벨의 오버전압을 검출하던 비교기를 소수의 트랜지스터로 대체하여 회로를 간소화함으로써, 제품의 사이즈 및 생산비용을 절감시킬 수 있으며, 전류원과 저항값의 조절에 의해 히스테리시스의 크기를 제어할 수 있으며, 또한, 저항비의 조절에 의해 감시전압 설정이 용이한 효과가 있다.

Description

히스테리시스형 전압감시회로
본 발명은 히스테리시스형 전압감시회로에 관한 것으로서, 특히, 전원전압의 이상동작에 의한 회로의 오동작내지 손상을 방지하여 히스테리시스의 크기를 제어할 수 있는 히스테리시스형 전압감시회로에 관한 것이다.
일반적으로, 전원전압의 이상동작으로 인한 회로의 오동작 및 손상을 막기 위하여 전압감시회로인 언더전압 잠금(UVLO; Under Voltage Lock Out) 회로가 주로 사용된다. 이를 사용하는 이유는 어떤 회로에 일정 수준 이하의 전원전압(UnderVoltage) 및 일정수준 이상의 전원전압(Over Voltage)이 공급되게 되면, 전자의 경우 전원이 공급되는 회로가 오동작을 일으키기 쉽고, 후자의 경우 전원이 공급되는 회로 내부를 손상시킬 가능성이 커지기 때문이다.
또한, SMPS의 응용회로에서 2차측 전압은 일정전압으로 항상 안정되게 유지되도록 하기 위하여 SMPS secondary monitoring 집적회로가 많이 쓰이고 있는 추세이다. 이 SMPS secondary monitoring 집적회로의 동작원리는 2차측 전압을 감시하여 안정된 일정 영역내에서만 정상적인 전압공급을 수행하고, 이 일정영역을 벗어나면 이상동작으로 인식하여 마이컴 등에 이상신호를 출력하는 형태를 가지고 있다. 원하는 2차측의 하위레벨과 상위레벨을 설정하여 감시전압이 하위레벨 이하로 떨어지면 언더전압보호를, 상위레벨 이상으로 상승하게 되면 오버전압보호의 동작을 수행하여 이상을 알리는 신호를 출력한다.
도 1 은 종래의 전압감시회로로서, 도시된 바와 같이 전원전압(Vcc)을 공급받아 제 1 감시전압(VA)과 제 2 감시전압(VB)을 발생하는 전압분배부(10)와, 전압분배부(10)의 제 1 감시전압(VA)과 기설정된 기준전압(Vref)을 비교하여 전원전압(Vcc)의 하위레벨을 검출하는 제 1 비교기(12)와, 전압분배부(10)의 제 2 감시전압(VB)과 기설정된 기준전압(Vref)을 비교하여 전원전압(Vcc)의 상위레벨을 검출하는 제 2 비교기(14)와, 전원전압(Vcc) 공급단과 기준전압(Vref) 공급단(N) 사이에 연결된 전류제한 저항(R5)와, 전원전압(Vcc) 공급단과 제 1 비교기(12)와 제 2 비교기(14) 공통 출력단(OUT) 사이에 연결된 제 2 전류제한저항(R5)으로 구성된다.
상기 전압분배부(10)는 직렬연결된 제 1,제 2 및 제 3 저항(R1,R2,R3)으로 구성된다.
상기와 같이 구성된 종래 전압감시회로의 동작 전반에 관하여 도 2 의 파형도를 참조하여 설명하면 다음과 같다. 여기에서, 도 2 의 파형도는 전원전압(Vcc)의 범위가 0∼10V, VL= 4V, VH= 6의 임의의 값으로 설정되었을 때의 결과를 나타낸다.
전원전압(Vcc) 변화의 소정범위에서 하위레벨인 언더전압(Under voltage)을 VL, 상위레벨인 오버전압(Over voltage)을 VH라 하면, 도 1 의 회로는 VL<V<VH의 구간에서 "로우"의 출력을 발생한다. 상기 리미트 전압 이외의 전압구간에서 도 1 의 회로는 "하이"의 출력을 발생하여 전원에 이상이 있음을 알린다.
보다 상세하게, 전압분배부(10)의 노드 A와 노드 B의 전위는 전압분배의 법칙에 따라 저항들(R1,R2,R3)에 의해서 결정되고, 이들 노드들의 전위는 전원전압(Vcc)이 변화함에 따라 더블어 변화하게 된다.
여기서 각 노드의 전압을 제 1 감시전압(VA), 제 2 감시전압(VB)이라고 하면 언더전압(VL)과 오버전압(VH)을 다음식에 의해서 구할 수 있다.
[수학식 1]
따라서,
[수학식 2]
따라서,
그리고, 제 1 비교기(12)와 제 2 비교기(14)는 상기 언더전압(VL)과 오버전압(VH) 각각을 기준전압(Vref)과 비교한다.
상기 수학식 1 에 나타낸 바와 같이 제 1 감시전압(VA)이 제 1 비교기(12)의 인버팅단자(-)에 입력되고, 기준전압(Vref)이 넌인버팅단자(+)에 입력되므로, 제 1 비교기(12)는 제 1 감시전압(VA)이 기준전압(Vref) 보다 작을 때 "하이"의 출력신호를 발생한다. 도 2 의 파형도에 나타낸 바와 같이, 상기의 동작은 제 1 비교기(12)가 4V이하의 전원전압(Vcc)에서 2.002V의 "하이"전압을 출력하여 언더전압(VL)의 변화를 감시하는 것에 해당한다.
반면에, 수학식 2 에 나타낸 바와 같이 제 2 감시전압(VB)이 제 2 비교기(14)의 넌인버팅단자(+)에 입력되고, 기준전압(Vref)이 인버팅단자에 입력되므로, 제 2 비교기(14)는 제 2 감시전압(VB)이 기준전압(Vref)보다 작을 때 "하이"의 출력신호를 발생한다. 도 2 의 파형도에 나타낸 바와 같이, 상기의 동작은 제 2 비교기(14)가 6V이상의 전원전압(Vcc)에서 2.002V의 "하이"전압을 출력하여 오버전압(VH)의 변화를 감시하는 것에 해당한다.
상술한 바와 같이 종래 기술은 언더전압과 오버전압을 감시하기 위해서 반드시 두 개의 비교기를 사용하여야 하고, 또한 상기 도 1 의 회로와 유사한 언더전압 잠금(UVLO(Under; Voltage Lock Out) 회로는 동작점에 임의로 히스테리시스를 가지도록 설계되어 전원전압의 변화에 따른 온/오프 시점에 변화를 주어 유연성을 갖도록 하는데 반하여 도 1 의 회로는 턴온 시점에 히스테리시스를 갖지 않는 단점이 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 턴온시점에 히스테리시스를 갖도록 히스테리시스의 크기를 조절하는 히스테리 전압보호회로를 제공한다.
상기 목적을 달성하기 위한 본 발명의 히스테리 전압보호회로는, 전원전압을 공급받고, 상기 전원전압 및 피드백된 신호에 따라 히스테리시스적으로 변하는 제 1 및 제 2 기준전압을 발생하는 기준전압 발생부; 상기 전원전압을 공급받아 제 1 감시전압과 제 2 감시전압을 발생하는 전압분배부; 상기 전압분배부의 제 1 감시전압을 상기 제 1 및 제 2 기준전압에 비교하여 전원전압 변화의 상위레벨을 검출하고, 검출된 신호를 상기 기준전압 발생부에 피드백 시키는 비교기; 상기 전압분배부의 제 2 감시전압에 의해 전원전압 변화의 제 1 및 제 2 하위레벨을 검출하는 트랜지스터; 및 상기 비교기 및 트랜지스터의 출력신호에 응답하여 히스테리시스적으로 변하는 전압감시신호를 출력하는 출력부를 구비하는 것을 특징으로 한다.
도 1 은 종래의 전압감시회로를 설명하기 위한 회로도.
도 2 는 종래의 전압감시회로의 시믈레이션 결과를 나타낸 파형도.
도 3 은 본 발명에 의한 히스테리시스형 전압감시회로를 설명하기 위한 회로도.
도 4 는 본 발명에 의한 도 3 의 상세 회로도.
도 5 는 본 발명에 의한 히스테리시스형 전압감시회로의 시믈레이션 결과를 나타낸 파형도.
이하, 첨부한 도면을 참고하여 본 발명을 보다 상세하게 설명하면 다음과 같다.
도 3 은 본 발명에 의한 히스테리시스형 전압감시회로를 설명하기 위한 회로도로서, 도시된 바와 같이, 전원전압(Vcc)을 공급받고, 전원전압(Vcc) 및 피드백된 신호에 따라 히스테리시스적으로 변하는 제 1 기준전압(Vref1) 및 제 2 기준전압(Vref2)을 발생하는 기준전압 발생부(10)와, 전원전압(Vcc)을 공급받아 제 1 감시전압(VA)과 제 2 감시전압(VB)을 발생하는 전압분배부(12)와, 전압분배부(12)의 제 1 감시전압(VA)을 제 1 기준전압(Vref1) 및 제 2 기준전압(Vref2)을 비교하여 전원전압 변화의 제 1 및 제 2 하위레벨(VL1,VL2)을 검출하고, 검출된 신호를 기준전압 발생부(10)에 피드백 시키는 비교기(14)와, 전압분배부(12)의 제 2 감시전압(VB)에 의해 전원전압 변화의 상위레벨(VL)을 검출하는 트랜지스터(Q1)와, 비교기(14) 및 트랜지스터(Q1)의 출력신호에 응답하여 히스테리시스적으로 변하는 전압감시신호를 출력하는 출력부(16)를 구비하는 것을 특징으로 한다.
상기 기준전압 발생부(10)는 전원전압(Vcc) 공급단에 일측단자들이 병렬연결된 제 1 및 제 2 정전류원(I1,I2)과, 제 1 및 제 2 정전류원(I1,I2)의 타측단자들 사이에 연결된 다이오드(D1)와, 제 1 정전류원(I1)의 타측단자와 접지사이에 연결된 저항(R4)과, 제 2 정전류원(I1)의 타측단자와 접지사이에 연경되고, 비교기(14)에서 피드백된 신호에 응답하여 구동하는 트랜지스터(Q3)로 구성된다.
상기 전압분배부(12)는 전원전압(Vcc) 공급단과 접지 사이에 제 1 ,제 2 및 제 3 저항(R1,R2,R3)이 직렬 연결되고, 제 1 및 제 2 저항(R1,R2) 사이에서 제 1 감시전압(VA)을 발생하고, 제 2 및 제 3 저항(R1,R2) 사이에서 제 2 감시전압(VB)을 발생한다.
상기 트랜지스터(Q1)는 비교기(14)의 출력단과 접지사이에 연결되고, 제 2 감시전압(VB)에 의해 구동되어 비교기(14)의 출력단 전압을 접지전압으로 풀다운한다.
상기 출력부(16)는 전원전압(Vcc) 공급단과 출력단(out) 사이에 연결된 정전류원(Io)과, 상기 비교기(14)의 출력전압과 트랜지스터(Q1)의 풀다운전압에 구동되어 전압감시신호를 발생하는 트랜지스터(Q2)로 구성된다.
도 4 는 본 발명에 의한 도 3 의 전압감시회로를 상세히 나타낸 회로도로서, 특히, 비교기의 구성을 상세히 나타내고 있으며, 비교기를 제외한 다른 부분은 도 3 의 회로와 동일하다.
도시된 바와 같이 비교기(12)는 전원전압(Vcc) 공급단에 일측단이 연결된 정전류원(It)과, 정전류원(It)의 전류를 공급받고, 제 1 감시전압(VA)과기준전압(Vref)의 차에 의해서 턴온되어 정전류원(It)의 전류통로를 형성하는 병렬연결된 한쌍의 트랜지스터(Q4,Q5)와, 트랜지스터(Q4,Q5)와 종속 연결되고, 전류미러를 형성하여 능동부하로 작용하는 한쌍의 트랜지스터(Q6,Q7)로 구성된다.
도 3 의 바람직한 실시예의 동작 전반에 대하여 도 4 의 상세회로도 및 도 5 의 파형도를 인용하여 기술하면 다음과 같다. 여기에서, 도 5 의 파형도는 전원전압(Vcc)의 범위가 0∼10V, VL= 4V, VH= 6, HYS(Vcc) = 0.5V의 임의의 값으로 설정되었을 때의 결과를 나타낸다.
비교기(12)의 인버팅단자(-)의 입력은 기준전압(Vref)으로 설계자 임의의 값으로 설정된다. 전원전압(Vcc)의 변화에 따라 변화하는 노드 A의 전압인 제 1 감시전압(VA)이 기설정된 기준전압(Vref) 이하일 경우 비교기(12)의 넌인버팅단자(+)에 "로우"의 전압이 인가되어 비교기(12)의 출력은 "로우"가 된다. 이에 따라 출력부(14)의 트랜지스터(Q2)는 오프되고, "하이"의 출력이 발생된다. 상기의 동작은 도 5 의 파형도에서 4V의 전원전압(Vcc) 이하에서 2.002V의 "하이" 출력이 발생되는 것에 해당된다.
상기의 동작에서 트랜지스터(Q2)의 출력이 "하이"상태를 유지하고 있다가 전원전압(Vcc)이 상승하게 되면, 전원전압(Vcc)이 제 1 하위레벨의 전압인 언더전압(VL1)의 전환점에서 비교기(12)의 출력은 "하이"로 스위칭되고, 이에 따라 트랜지스터(Q2)는 턴온되어 최종 출력(out)은 "로우"상태로 바뀌게 된다. 상기 언더전압(VL1)은 도 5 에서 전원전압(Vcc)이 4V일 때를 나타낸다. 그리고, 상기 동작은 도 5 의 파형도에서 4V∼6V 구간의 전원전압(Vcc)에서 84.699㎷의 "로우" 출력이 발생하는 것에 해당된다.
그러면 설계자 임의로 설정된 기준전압(Vref)은 비교기의 출력에 따라 변화하는 데 그 변화된 기준전압(Vref)을 고찰하자.
상기의 동작에서 살펴본 바와 같이 전원전압(Vcc)이 상승하여 언더전압(VL1)에 이르기 전까지 비교기(14)는 "로우"전압을 출력한다. 이 전압은 기준전압 발생부(10)의 트랜지스터(Q3)을 턴오프 시키므로, 기준전압 발생부(10)에서 다이오드(D1)이 도통되고, 제 1 정전류원(I1) 및 제 2 정전류원(I2)이 제공하는 전류의 합이 저항(R4)로 흐르게 된다. 이때의 노드 C의 전압을 제 1 기준전압(Vref1)이라 하면 그 크기는 아래와 같이 구해진다.
[수학식 3]
전원전압(Vcc)이 "로우"에서 "하이"로 증가할 때 비교기(14)의 기준전압(Vref)은 상기의 수학식 3과 같으므로 전원전압(Vcc)에 비례하는 제 1 감시전압(VA)이 제 1 기준전압(Vref1)과 같아지는 시점에서 스위칭이 일어난다.
이때의 언더전압(VL1)의 크기는 아래와 같이 구해진다.
[수학식 4]
따라서,
상기의 Vref에 수학식 3을 대입하면
도 4 를 참조하여, 상기 언더전압(VL1)에서 스위칭이 일어나면서 비교기(14)의 정전류원(It)에서 제공하는 전류 모두는 트랜지스터(Q5)로 흘러들어가 비교기(14)의 출력을 "하이"로 만들고, 이는 트랜지스터(Q2)와, 트랜지스터(Q3)를 포화상태가 되게함으로써, 출력부(16)는 "로우"의 출력(out)을 발생한다.
상기 트랜지스터(Q3)이 포화되면서 다이오드(D1)은 차단되고, 제 2 정전류원(I2)의 전류는 모두 트랜지스터(Q3)로 빠져나간다. 따라서, 노드 C의 전위는 원래의 값 즉, 제 1 기준전위(Vref1)보다 더 작아지게 된다.
이 때, 변화된 노드 C의 전압을 제 2 기준전압(Vref2)이라 하면 제 2 기준전압(Vref2)은 아래와 같이 구해진다.
[수학식 5]
전원전압(Vcc)이 정상 레벨에서 안정된 동작을 하다가 이상동작에 의해 언더전압(VL1) 보다 작은 제 2 하위레벨의 전압인 언더전압(VL2) 이하로 떨어지면, 제 1 감시전압(VA)이 상기 제 2 기준전압(Vref2)보다 더 작아지게 되고, 스위칭이 일어난다. 이 때, 비교기(14)의 트랜지스터(Q4)와 트랜지스터(Q6)가 순차적으로 턴온되면서 비교기(14)는 "로우"의 출력을 발생하고, 비교기(14)의 출력신호에 응답하여 출력부(16)은 "하이"의 출력을 발생한다. 상기의 동작은 도 5 에서 언더전압(VL2)가 3.5V일 때 2.002V의 "하이"전압을 출력하는 것에 해당한다.
또한, 비교기(14)의 출력신호에 의해서 트랜지스터(Q3)가 턴오프되고, 이에 따라 제 2 정전류원(I2)에서 공급하는 전류는 다이오드(D1)의 패스를 경유하여 저항(R4)으로 흐른다. 따라서, 노드 C의 전위는 제 2 기준전압(Vref2)에서 제 1 기준전압(Vref1)으로 변하게 된다.
결과적으로, 제 2 정전류원(I2)의 전류 흐름을 제어함으로써, 기준전압이 히스테리시스 형태로 변화하고, 이에 따라 언더전압도 언더전압(VL1)과 언더전압(VL2) 사이에서 히스테리시스 형태를 가지게 되다.
상기 히스테리시스 값은 다음의 수학식 6 및 수학식 7에 나타난 바와 같다.
[수학식 6]
[수학식 7]
상기의 수학식 6 및 수학식 7에 알 수 있듯이 제 2 정전류원(I2) 또는 저항(R4)의 값을 조절함으로써, 히스테리시스의 크기를 제어할 수 있다.
그러면, 전원전압(Vcc)이 이상동작을 일으켜서 오버전압(VH)을 초과하게 될 때를 고찰하자.
회로가 정상동작할 시에 제 2 감시전압(VB)은 트랜지스터(Q1)가 턴온되지 않을 만큼 충분히 낮은 전위로 설정되어 있다. 때문에 정상동작시 트랜지스터 Q1은 오프상태를 유지하여 회로에 아무런 영향을 끼치지 않는다.
그러나, 상위레벨의 오버전압(VH) 이상으로 전원전압(Vcc)이 상승하게 되면 제 2 감시전압(VB)도 더불어 상승하게 된다. 이 상승된 전압이 트랜지스터(Q1)의 턴온 전압 이상이 되면, 트랜지스터(Q1)은 턴온되어 포화상태에 들어가고, 트랜지스터(Q2)의 베이스 전위를 풀다운시켜서 "로우"로 만든다. 따라서, 트랜지스터 Q2는 턴오프되어 최종 출력이 "하이"가 된다. 상기 동작은 도 5 의 파형도에서 6V이상의 전원전압(Vcc)에서 발생되는 2.002V의 "하이" 출력에 해당된다.
상기 제 1 감시전압(VA) 및 오버전압(VH)의 값은 아래의 식에 의해서 정해진다.
[수학식 8]
따라서,
이상에서 알 수 있듯이 본 발명의 회로는 전원전압(Vcc)이 언더전압(VL) 이하 또는 오버전압(VH) 이상일 때에는 회로가 이상 상태에 있음을 알리기 위해 "하이"의 전압감시신호를 출력하고, 정상동작구간에서는 "로우"의 출력을 낸다.
따라서, 상술한 바와 같이 본 발명은 종래의 전원전압 변화에 의한 상위레벨의 오버전압을 검출하던 비교기를 소수의 트랜지스터로 대체하여 회로를 간소화함으로써, 제품의 사이즈 및 생산비용을 절감시킬 수 있으며, 전류원과 저항값의 조절에 의해 히스테리시스의 크기를 제어할 수 있으며, 또한, 저항비의 조절에 의해 감시전압 설정이 용이한 효과가 있다.

Claims (1)

  1. 전원전압을 공급받고, 상기 전원전압 및 피드백된 신호에 따라 히스테리시스적으로 변하는 제 1 및 제 2 기준전압을 발생하는 기준전압 발생부; 상기 전원전압을 공급받아 제 1 감시전압과 제 2 감시전압을 발생하는 전압분배부; 상기 전압분배부의 제 1 감시전압을 상기 제 1 및 제 2 기준전압에 비교하여 전원전압 변화의 상위레벨을 검출하고, 검출된 신호를 상기 기준전압 발생부에 피드백 시키는 비교기; 상기 전압분배부의 제 2 감시전압에 의해 전원전압 변화의 제 1 및 제 2 하위레벨을 검출하는 트랜지스터; 및 상기 비교기 및 트랜지스터의 출력신호에 응답하여 히스테리시스적으로 변하는 전압감시신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 히스테리시스형 전압감시회로.
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