KR100423131B1 - 반도체 패키지 제조용 부재 - Google Patents

반도체 패키지 제조용 부재 Download PDF

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KR100423131B1
KR100423131B1 KR10-1999-0048012A KR19990048012A KR100423131B1 KR 100423131 B1 KR100423131 B1 KR 100423131B1 KR 19990048012 A KR19990048012 A KR 19990048012A KR 100423131 B1 KR100423131 B1 KR 100423131B1
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Abstract

본 발명은 반도체 패키지 제조용 부재에 관한 것으로서, 다수의 반도체 패키지 영역을 매트릭스 형태로 형성되고, 중앙에는 수지의 공급 포트와 몰딩공정시 발생하는 정전기가 용이하게 외부로 빠져나가도록 접지용 메탈층이 형성된 좌우대칭형 매트릭스 형상의 반도체 패키지 제조용 부재를 제공하고자 한 것이다.

Description

반도체 패키지 제조용 부재{Substrate for manufacturing semiconductor package}
본 발명은 반도체 패키지 제조용 부재에 관한 것으로서, 몰딩수지의 최초 공급경로가 중앙에 위치한 좌우 대칭형 매트릭스(matrix) 형태의 반도체 패키지 제조용 부재에 관한 것이다.
통상적으로 전자기기의 집약적 발달과 소형화 경향으로 인하여 고집적화, 소형화, 고기능화의 추세에 병행하여, 상기 칩탑재판의 일면이 외부로 노출되어 열방출효과를 극대화시킨 구조의 EPP(Exposed pad package) 반도체 패키지, 볼 그리드 어레이 반도체 패키지등 여러 종류의 부재를 이용한 반도체 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.
특히, 상기 나열한 반도체 패키지중에서 볼 그리드 어레이 반도체 패키지는 일정면적의 수지층과, 이 수지층 상면에 식각 처리되어 부착되어 있는 전도성패턴과, 수지층의 저면에 비아홀로 연결되어 상기 전도성패턴과 접속되도록 한 랜드로 구성된 부재를 이용하여 제조된 패키지로서, 반도체 칩이 상기 부재의 상면에 형성된 칩탑재영역에 접착수단으로 부착되고, 반도체 칩의 본딩패드와 부재의 본딩영역 즉, 전도성패턴간에 와이어가 연결되며, 상기 전도성패턴, 칩, 와이어등을 보호하기 위하여 수지가 몰딩되어져 이루어진 구조를 갖는다.
또한, 상기 부재의 수지층의 저면에 형성되어 있는 랜드에 반도체 칩의 입출력 단자의 역할을 하도록 인출단자가 부착되어진다.
그러나, 상기 반도체 패키지 제조용 부재는 패키지영역이 스트립 형태로 길이방향에 대하여 다수개가 동시에 형성되어 있는 바, 몰딩공정시에 수지를 각각의 패키지 영역의 몰딩영역으로 반복하여 공급하여야 하는 공정상의 불편한 점이 있다.
따라서, 본 발명은 상기와 같은 점을 감안하여, 다수의 반도체 패키지 영역을 매트릭스 형태로 형성되고, 중앙에는 수지의 공급 포트와 몰딩공정시 발생하는 정전기가 용이하게 외부로 빠져나가도록 접지용 메탈층이 형성된 좌우대칭형 매트릭스 형상의 반도체 패키지 제조용 부재를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 일실시예를 나타내는 평면도,
도 2는 본 발명에 따른 반도체 패키지 제조용 부재의 다른 실시예를 나타내는 평면도,
도 3은 본 발명에 따른 반도체 패키지 제조용 부재를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 부재 12,14 : 게이트12a : 제1게이트 14b : 제2게이트
16 : 수지공급포트용 및 접지용 메탈층
18 : 커버코트 20 : 전도성패턴
22 : 반도체 패키지 영역 24 : 수지층26 : 수지공급용 컬
이하 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.
본 발명의 부재는, 전도성 패턴(20)이 표면위에 형성된 수지층(22)과, 상기 전도성패턴(20)을 포함하는 수지층(24)상에 도포되는 커버코트(18)로 구성된 반도체 패키지 영역(22)을 좌우대칭의 매트릭스 배열로 형성시키는 동시에 그 중앙부에는 주변의 전도성패턴(20)들과 연결되며 수지공급포트의 역할을 하도록 접지용 메탈층(16)을 노출 형성시키고, 이 접지용 메탈층(16)과 상기 각 반도체 패키지 영역(22)간에는 수지의 공급경로가 되는 게이트(12,14)를 형성하여서 된 것을 특징으로 한다.
상기 부재(10)에 매트릭스 배열로 형성되는 반도체 패키지 영역은 3 ×3의 배열을 이루도록 구비된다.
특히, 상기 게이트(12)는 분기형 게이트로서, 상기 수지공급포트용 및 접지용 메탈층(16)의 각 꼭지점 위치로부터 상기 3 ×3의 배열을 갖는 반도체 패키지 영역중 각 사방(꼭지점)위치에 있는 4개의 반도체 패키지 영역(22)으로 연장되는 제1게이트(12a)와;상기 제1게이트(12a)로부터 2갈래로 분기되어 각 꼭지점 위치에 있는 반도체 패키지 영역 사이에 배열된 나머지 4개의 반도체 패키지 영역(22)으로 연장되는 제2게이트로 구성되고;상기 제1게이트(12a)의 폭은 제2게이트의 폭보다 2배 크게 형성된다.
또한, 상기 게이트(14)는 상기 수지공급포트용 및 접지용 메탈층(16)으로부터 상기 8개의 각 반도체 패키지 영역(22)으로 동일한 폭을 가지면서 독립적으로 연장되어진다.
여기서 본 발명을 실시예로서 첨부도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 일실시예를 도시한 평면도로서, 상기 부재(10)는 반도체 패키지 영역(22)이 좌우대칭형의 매트릭스 배열로 즉, 반도체 패키지 영역이 3 ×3의 배열을 이루며 서로 일체 형성된 것으로서, 그 단면을 보면 첨부한 도 3에 도시한 바와 같이 수지층(24)과, 이 수지층(24)의 표면에 식각처리된 전도성패턴(20)과, 이 전도성패턴(20)을 포함하는 수지층(24)상에 도포된 커버코트(18)로 구성되고, 물론 수지층(22)의 저면에는 상기 전도성패턴(20)과 비아홀(도시되지 않음)로 접속되도록 한 랜드(도시되지 않음)가 형성되어진다.
여기서, 상기 매트릭스 배열의 부재(10)의 중앙부에는 커버코트(18)를 도포하지 않은 영역으로서, 상기 전도성패턴(20)과 동일선상을 이루는 수지공급포트용 및 접지용 메탈층(16)이 외부로 노출되게 형성되어진다.
또한, 상기 매트릭스 배열의 부재(10)의 중앙부에 형성된 수지공급용포트 밑 접지용 메탈층(16)은 제한되지 않는 형상으로 형성되고 몰딩공정시 수지공급포트의 역할을 하게 되며, 이 수지공급포트용 및 접지용 메탈층(16)에는 수지의 중간경로서의 역할을 하도록 상기 각각의 반도체 패키지 영역(22)으로 연장되는 게이트(12,14)가 일체로 형성된다.
여기서, 상기 수지공급포트용 및 접지용 메탈층(16)과 게이트(12,14)에 대하여 첨부한 도 1 내지 도 2를 참조로 더욱 상세하게 설명하면 다음과 같다.
일실시예로서, 상기 게이트(12)는 제1게이트(12a)와 제2게이트(12b)로 구성되는 분기형 게이트이다.즉, 상기 게이트(12a) 상기 수지공급포트용 및 접지용 메탈층(16)의 각 꼭지점 위치로부터 상기 3 ×3의 배열을 갖는 반도체 패키지 영역중 각 사방(꼭지점)위치에 있는 4개의 반도체 패키지 영역(22)으로 연장 형성된다.또한, 상기 제2게이트(12b)는 제1게이트(12a)로부터 2갈래로 분기되어 각 꼭지점 위치에 있는 반도체 패키지 영역 사이에 배열된 나머지 4개의 반도체 패키지 영역(22)으로 연장 형성된다.
더욱 상세하게는, 상기 제1게이트(12a)의 폭은 제2게이트의 폭보다 2배 크게 형성되고, 상기 부재(10)의 각 꼭지점의 위치에 있는 반도체 패키지 영역(22)에는 상기 제1게이트(12a)가 연장되어지고, 제1게이트(12a)로부터 두갈래로 분기된 제2게이트(12b)는 상기 각 꼭지점 위치에 있는 반도체 패키지 영역(22)과 인접된 두 개의 반도체 패키지 영역(22)으로 연장되어진다.
상기 게이트(12a)의 폭을 게이트(12b)에 비하여 2배 크게 형성한 이유는 상기 수지공급포트용 접지용 메탈층(16)에서 각 꼭지점에 위치한 반도체 패키지 영역(22)에는 하나의 게이트(12a)가 연결되고, 이 하나의 게이트(12a)와 연결된 반도체 패키지 영역(22)과 인접되어 있는 나머지 반도체 패키지 영역에는 분기되어진 두 개의 게이트(12b)가 연결되기 때문에, 수지공급포트용 및 접지용 메탈층(16)으로부터 공급되는 몰딩수지의 공급량을 각 반도체 패키지 영역(22)으로 동일하게 흘러가도록 하기 위함이다.미설명부호 26은 몰딩공정시 사용되는 수지공급용 컬을 나타낸다.
따라서, 상기 부재(10)의 반도체 패키지 영역(22)내의 칩탑재영역에 칩을 부착하고, 칩의 본딩패드와 전도성패턴간을 와이어로 본딩하여, 상기 칩과 와이어와 전도성패턴등을 포함하는 몰딩영역에 수지로 몰딩함으로써, 반도체 패키지가 제조되는 바, 이때 몰딩공정은 수지공급용 컬(26)을 통하여 상기 수지공급포트용 및 접지용 메탈층(16)으로 수지가 공급되는 동시에 수지는 각 게이트(12a,12b)를 통하여 각각의 반도체 패키지 영역(22)으로 공급되어진다.
여기서 본 발명의 다른 실시예로서, 첨부한 도 2에 도시한 바와 같이, 상기 게이트(14)는 상기 수지공급포트용 및 접지용 메탈층(16)으로부터 상기 8개의 각 반도체 패키지 영역(22)으로 동일한 폭을 가지면서 독립적으로 연장되어진다.
마찬가지로, 몰딩공정시 상기 수지공급포트용 및 접지용 메탈층(16)으로 수지가 공급되는 동시에 수지는 각 게이트(14)를 통하여 각각의 반도체패키지 영역(22)으로 공급되어진다.
한편, 상기 부재(10)의 중앙부는 커버코트(18)가 도포되지 않은 영역으로서, 상기 전도성패턴(20)과 동일선상을 이루는 메탈층(16)이 외부로 노출되게 형성되어 있는 바, 몰딩공정시 컬과 같은 몰드툴(MOLD TOOL)이 닿게 되는 접지 영역이 된다.
따라서, 몰딩공정시에 각각의 패키지 영역에 포함된 전도성패턴(20)에서 발생되는 정전기등이 상기 수지공급용 및 접지용 메탈층(16)과 이에 닿아있는 컬과 같은 몰드 툴을 따라 외부로 방출되어진다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 부재에 의하면, 부재를 매트릭스 형태로 제조함으로써, 다수의 패키지 영역에 몰딩공정시의 수지를 동시에 공급할 수 있고, 몰딩공정시 발생하는 정전기를 용이하게 방출시킬 수 있는 효과가 있다.

Claims (5)

  1. 전도성 패턴(20)이 표면위에 형성된 수지층(22)과 상기 전도성패턴(20)을 포함하는 수지층(24)상에 도포되는 커버코트(18)로 구성된 반도체 패키지 영역(22)을 3 ×3 의 매트릭스 배열로 형성시키는 동시에 그 중앙부에는 주변의 전도성패턴(20)들과 연결되며 수지공급포트의 역할을 하도록 접지용 메탈층(16)을 노출 형성시키고, 이 접지용 메탈층(16)과 상기 각 반도체 패키지 영역(22)간에는 수지의 공급경로가 되는 게이트(12,14)를 형성하되;
    상기 게이트(12)는 분기형 게이트로서, 상기 수지공급포트용 및 접지용 메탈층(16)의 각 꼭지점 위치로부터 상기 3 ×3의 배열을 갖는 반도체 패키지 영역중 각 사방(꼭지점)위치에 있는 4개의 반도체 패키지 영역(22)으로 연장되는 제1게이트(12a)와, 상기 제1게이트(12a)로부터 2갈래로 분기되어 각 꼭지점 위치에 있는 반도체 패키지 영역 사이에 배열된 나머지 4개의 반도체 패키지 영역(22)으로 연장되는 제2게이트로 구성되고, 상기 제1게이트(12a)의 폭은 제2게이트의 폭보다 2배 크게 형성된 구조를 특징으로 하는 반도체 패키지 제조용 부재.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS578138A (en) * 1980-06-18 1982-01-16 Toshiba Corp Mold for resin sealing
KR870005456A (ko) * 1985-11-08 1987-06-09 미쓰다 가쓰시게 레진 몰드 반도체 및 그 제조장치
US5672550A (en) * 1995-01-10 1997-09-30 Rohm Co., Ltd. Method of encapsulating semiconductor devices using a lead frame with resin tablets arranged on lead frame
KR19980043250A (ko) * 1996-12-02 1998-09-05 김광호 트랜스퍼 몰딩법
KR200189300Y1 (ko) * 1995-05-20 2000-09-01 김영환 반도체 몰드 다이
KR20010038573A (ko) * 1999-10-26 2001-05-15 마이클 디. 오브라이언 회로기판 및 이를 이용한 반도체패키지의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS578138A (en) * 1980-06-18 1982-01-16 Toshiba Corp Mold for resin sealing
KR870005456A (ko) * 1985-11-08 1987-06-09 미쓰다 가쓰시게 레진 몰드 반도체 및 그 제조장치
US5672550A (en) * 1995-01-10 1997-09-30 Rohm Co., Ltd. Method of encapsulating semiconductor devices using a lead frame with resin tablets arranged on lead frame
KR200189300Y1 (ko) * 1995-05-20 2000-09-01 김영환 반도체 몰드 다이
KR19980043250A (ko) * 1996-12-02 1998-09-05 김광호 트랜스퍼 몰딩법
KR20010038573A (ko) * 1999-10-26 2001-05-15 마이클 디. 오브라이언 회로기판 및 이를 이용한 반도체패키지의 제조방법

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