KR100417481B1 - 메모리장치및그제조방법 - Google Patents

메모리장치및그제조방법 Download PDF

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KR100417481B1
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하노 멜쯔너
아르민 콜하제
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지멘스 악티엔게젤샤프트
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Abstract

본 발명은 적어도 2개의 상이한 정보상태를 적어도 일시적으로 안정하게 기억시키기 위해 기판 상에 배치된 다수의 메모리 셀, 외부의 영향에 의해 다수의 메모리 셀 중 하나가 선택적으로 일정한 정보상태로 되게 하기 위해 상기 메모리 셀에 할당된 기록장치, 및 선택된 메모리 셀의 실제적인 또는 시간적으로 선행하는 정보상태를 외부에서 검출하기 위해 메모리 셀에 할당된 판독장치를 포함한다. 본 발명에 따라 메모리 셀은 소형화된 기계 부품을 포함한다. 이러한 메모리 장치의 제조 방법은 하기 단계를 포함한다: 기판(1)의 주요 표면상에 제 1 절연층(2)를 제공하는 단계; 상기 제 1 절연층(2) 상에 전기 전도성 재료로 된 박막층(3)을 제공하는 단계; 메모리 셀의 장소에 확대부(5)를 갖는 제 1 스트립 도체(4)가 형성되도록, 박막층(3)을 구조화하는 단계; 제 1 에칭 마스크로서 구조화된 박막층(3)을 사용해서, 중심에서 박막층(3)의 확대부(5) 바로 아래에 예리한 피크(10)가 남을 때까지, 제 1 절연층(2)을 등방성 에칭 하는 단계; 및 확대부(5)의 하부면에 있는 제 1 절연층(2)의 전체 재료를 제거함으로써, 박막(5)를 형성하는 단계.

Description

메모리 장치 및 그 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD}
본 발명은 적어도 2개의 상이한 정보 상태를 적어도 일시적으로 안정하게 기억시키기 위해 기판 상에 배치된 다수의 메모리 셀, 외부의 영향에 의해 다수의 메모리 셀 중 하나가 선택적으로 일정한 정보 상태로 되게 하기 위해 상기 메모리 셀에 할당된 기록장치, 및 선택된 메모리 셀의 실제적인 또는 시간적으로 선행하는 정보상태를 외부에서 검출하기 위해 메모리 셀에 할당된 판독장치를 포함하는 메모리 장치에 관한 것이다. 본 발명은 또한 메모리 장치의 제조방법, 메모리 장치의 메모리 셀로부터 데이터 내용을 판독하기 위한 방법, 및 메모리 장치의 메모리 셀 내로 데이터 내용을 기록하기 위한 방법에 관한 것이다.
많은 전자 시스템에는, 데이터가 디지털 형태로 기록되고 판독될 수 있는 메모리가 필요하다. 이러한 방식의 메모리는 특히 반도체 ROM, DRAM 등으로 충분히 공지되어 있다.
데이터 양이 매우 많은 경우에는 전자 메모리로서, 알루미늄으로 코팅된 플라스틱 판이 사용된다. 플라스틱 판은 코팅 내에 논리값 0 또는 1에 할당되는 2가지의 점형태 홈(indentation)을 갖는다. 이러한 홈의 배치로 정보가 디지털로 저장된다. 이러한 방식의 판은 콤팩트 디스크라고 불리며, 특히 음악의 디지털 저장을 위해 보급되어 있다.
본 발명의 목적은 현저히 많은 양의 데이터 저장을 가능하게 하고 공지된 전자 또는 전기 광학 메모리 장치에 비해 구조적으로 간단히 형성되는, 완전히 새로운 형태의 메모리 장치, 이러한 메모리 장치의 제조 방법, 이러한 메모리 장치의 메모리 셀로부터 데이터 내용을 판독하기 위한 방법, 및 이러한 메모리 장치의 메모리 셀로 데이터 내용을 기록하기 위한 방법을 제공하는 것이다.
상기 목적은 특허청구의 범위 제 1, 2 및 6항에 따른 메모리 장치 및 제 16 및 21항에 따른 방법에 의해 달성된다.
본 발명에 따르면 메모리 셀이 소형화된 기계 부품을 포함한다. 특히, 소형화된 기계 부품은 마이크로 메카닉으로 제조된, 한 측면 또는 여러 측면이 지지되거나 또는 고정된 박막이며, 그것의 휨 또는 진동 또는 편위가 검출되어 영향을 받는다.
지난 수년 동안 마이크로 일렉트로닉은 점차적으로 마이크로 메카닉에 의해 보충되었다. 이 경우, 소형화된 기계 부품은 마이크로 일렉트로닉의 방법에 의해 제조된다. 물리학적 원리, 마이크로 메카닉의 기술, 마이크로 메카닉의 기본 구조 및 부품을 사용한 지금까지 공지된 마이크로 메카닉의 사용, 및 마이크로 메카닉 부품의 사용 등에 대해서는 1989년 발행된 A. Heuberger(발행인)의 책 Mikromechanik을 참고할 수 있다.
본 발명에 의해, 지금까지 전자공학에서 다루어진 정보 저장분야가 마이크로 메카닉을 사용해서 확대된다.
본 발명에 따른 정보 저장의 원리는 2 안정(bistable) 또는 다 안정(multistable) 시스템이다. 즉, 2개 또는 경우에 따라 여러 상태로 적어도 수 시간동안 안정하게 유지되는 시스템이다. 전자공학에서 이것은 예컨대 플립플롭이며, 그것에 의한 메모리는 소위 SRAM이다. 이러한 방식의 시스템은 외부 작용에 의해 2개의 또는 다수의 상태 중 하나로 되어야하며, 시스템이 어떤 상태에 있는지 또는 판독 바로 전에 어떤 상태에 있었는지가 외부로부터 검출될 수 있어야 한다.
본 발명의 특히 바람직한 실시예에서는 메모리 셀에 대한 순수한 기계적 2 안정 (또는 다 안정) 부품이 압축 응력 하의 박막이다. 이러한 박막은 휘어짐에 의해 압축 응력을 줄이려고 한다. 즉, 이것은 상부 또는 하부로 휘어진다. 박막의 이러한 2 안정 상태(상부 또는 하부로 휘어짐)는 안정하며, 단지 힘의 작용에 의해서만 바뀔 수 있다.
본 발명의 특히 바람직한 실시예에서는 박막에 작용하는, 메모리 셀을 다른 정보 상태로 바꾸기 위한 힘에 정전기력이다. 정전기력은 치수가 작을 때 특히 적합하며, 마이크로 메카닉에서 이미 누차 사용되었다. 하기에서는 계산에 의해 마이크로 메카닉 박막이 10V의 전압으로 스위칭될 수 있는지가 평가된다. 부가의 선형 감소 시에는 필요한 기록 전압이 선형으로 감소한다. 상기 평가는 먼저 직사각형 박막에 적용되며, 이 때 경우에 따라 복잡한 박막의 형태에 의해 필요한 기록 전압이 보다 더 줄어들 수 있다.
본 발명의 한 바람직한 실시예에서는 메모리 셀의 박막에 가해지는 힘이 압축 공기력이다. 이 경우에는 박막이 모든 측면이 밀폐된, 가스로 채워진 공동부 위에 제공될 수 있다. 공동부에 의해 박막이 압축 공기에 의해 작동된다. 예컨대, 레이저로 가스를 가열함으로써, 박막이 하부 위치로부터 상부 위치로 될 수 있다. 하기의 계산으로부터, 압축 공기식 작동시 압력은 1atm이어야 하는 것으로 나타났다. 상기 압력은 수 100℃로의 가열에 의해 얻어질 수 있다. 이 실시예에서는 상부 위치로부터 하부 위치로의 개별 박막의 전환은 불가능하다. 그러나, 메모리 어레이의 모든 메모리 셀이 압력 챔버 또는 그와 유사한 것 내로의 삽입에 의해 하부 위치로 될 수 있고 (메모리 장치의 소거)후속해서 새로이 기록될 수 있다.
메모리 셀에 대한 소형화된 기계 부품을 가진 본 발명에 따른 메모리 장치에서는 메모리 셀 내에 저장된 데이터 내용을 판독하기 위한 여러 가지 가능성이 있다.
한 가능성은 데이터 내용을 광학적으로 판독하는 것이다. 이 경우, 일련의 효과가 효과적으로 이용될 수 있다: 본 발명의 한 바람직한 실시예에서는 메모리 셀에 할당된 판독장치가 박막과 고정 표면 사이의 광빔의 광간섭을 검출하기 위한 수단을 갖는다. 그것에 덧붙여서 또는 그것에 대한 대안으로서, 판독장치가 박막을 통해 안내되는 광빔의 차단을 검출하기 위한 수단을 갖거나, 또는 박막의 광빔에 할당된 마이크로 미러(mirror)를 조절하기 위한 수단을 갖는다.
본 발명의 또다른 바람직한 실시예에서는 데이터가 전기 기계 판독에 의해 본 발명에 따른 메모리 장치의 메모리 셀로부터 판독된다. 이 경우에는, 메모리 장치의 메모리 셀에 할당된 판독장치가 전기 기계 스위칭 수단을 포함한다. 스위칭 수단은 박막 자체에 의해 또는 박막에 할당된, 예컨대 소형화된 릴레이와 같은 스위칭 소자에 의해 박막의 상태에 따라 스위칭 된다. 따라서, 박막 자체가 또는 박막에 고정된 소자가 박막의 위치에 따라 전기 접점을 접속 및 차단시킨다.
본 발명의 또다른 바람직한 실시예에서는 전자적 방법으로 메모리 장치의 메모리 셀로부터의 데이터 판독이 이루어진다. 이것에 대한 한 방법에서는 박막의 위치에 따라 변동되는, 박막과 고정 표면 사이의 커패시턴스가 검출되어 평가된다.
또다른 방법에서는 메모리 셀에 할당된 판독장치가 트랜지스터를 포함하며, 이 트랜지스터의 제어 단자가 박막에 설치되거나 및/또는 박막 자체를 형성한다. 이 경우, 박막은 바람직하게는 MOS 트랜지스터인 트랜지스터의 게이트 단자 또는제어 단자로서 작용한다. 트랜지스터의 반도체 표면과 박막 사이의 간격에 따라, 표면에서의 전기장이 변동되고, 트랜지스터의 채널의 전도율이 변동된다.
본 발명의 또다른, 특히 바람직한 실시예에서는 메모리 셀로부터 데이터를 판독하기 위해, 메모리 셀에 할당된 판독장치가 박막과 일정한 간격을 두고 배치된 전기장 방출 피크를 갖는다. 특히 치수가 작을 때는 적당한 전압에서도 이미 높은 전기장이 나타난다. 이러한 효과는 특히 전기장 방출 캐소드를 가진 소형화된 "파이프"의 구성을 가능하게 한다. 방출 피크와 박막 사이의 간격이 변동되면, 피크로부터 박막까지의 전도율이 변동되고, 이것은 메모리 셀로부터 데이터를 판독하기 위해 사용될 수 있다.
또한, 본 발명은 소형화된 기계 부품을 포함하는 다수의 메모리 셀을 가진 메모리 장치의 제조 방법에 관한 것이다. 본 발명에 따른 제조 방법은 하기 단계를 포함한다:
- 기판의 주요 표면상에 제 1 절연층을 제공하는 단계;
- 상기 제 1 절연층 상에 전기 전도성 재료로 된 박막층을 제공하는 단계;
- 메모리 셀의 장소에 확대부를 갖는 제 1 스트립 도체가 형성되도록, 박막층을 구조화하는 단계;
- 에칭 마스크로서 구조화된 박막층을 사용해서, 박막층의 확대부 바로 아래 중심에 예리한 피크가 남을 때까지, 제 1 절연층을 등방성 에칭 하는 단계; 및
- 확대부의 하부면에 있는 제 1 절연층의 전체 재료를 제거함으로써, 박막을 형성하는 단계.
이 경우에는 특히 제 1 스트립 도체에 대해 횡으로 제 1 절연층 내에 트렌치를 에칭 한다. 이때, 박막은 에칭 정지 수단으로서 작용한다. 이 경우, 제 2 스트립 도체를 트렌치의 바닥에 형성할 수 있다. 물론, 트렌치의 바닥에 형성된 제 2 스트립 도체를 부분적으로 박막을 통해 수행되는 주입 단계에 의해 만들 수 있다. 또한, 트렌치의 기밀한 밀봉을 위해, 대향 판을 제공할 수 있다.
본 발명은 또한, 메모리 셀이 소형화된 기계 부품을 포함하며 워드 라인과 비트 라인의 교차점에 배치되도록 구성된, 메모리 장치의 메모리 셀로부터 데이터 내용을 판독하기 위한 방법에 관한 것이다. 상기 방법은 본 발명에 따라 하기 단계를 포함한다:
- 워드 라인 및 비트 라인을 선택하는 단계; 및
- 선택된 비트 라인에 대한 선택된 워드 라인의 전기 저항을 측정하는 단계.
이 경우, 선택된 비트 라인에 대한 선택된 워드 라인의 전기 저항을 측정하는 단계는 측정된 전기 저항을 예정된 스위칭 상태를 갖는 기준 메모리 셀의 전기 저항과 비교하는 단계를 포함한다.
본 발명은 또한 메모리 셀이 소형화된 기계 부품을 포함하며 워드 라인과 비트 라인의 교차점에 배치되도록 구성된, 메모리 장치의 메모리 셀 내로 데이터 내용을 기록하기 위한 방법에 관한 것이다. 상기 방법은 본 발명에 따라 하기 단계를 포함한다:
- 워드 라인 및 비트 라인을 선택하는 단계; 및
- 선택된 워드 라인 및 선택된 비트 라인의 소형화된 기계 부품에 힘을 가하는 단계.
이 경우, 소형화된 기계 부품에 작용하는 힘은 정전기력, 자력 또는 압축 공기력 일 수 있다.
본 발명의 또다른 장점 및 개선예는 도면을 참고로 한 실시예의 설명에 제시된다.
먼저, 제 1A도 내지 제 1G도를 참고로 간단한 계산을 이용해서, 두 에지가 고정된 박막의 특성을 보다 상세히 설명한다.
제 1A도에 따라 구간(x) 만큼 편위된, 길이(L)를 가진 박막의 푸리에 식에 하기 값이 적용된다:
푸리에 계수 α및 β는 경계 조건으로부터 하기와 같이 검출된다:
f (0) = f (L) = 0
f' (0) = f' (L) = 0
이 경우, 박막 중심에서의 편위에, 즉 x = L/2에 하기 값이 적용된다:
β(α)의 검출은 하기 조건으로부터 얻어진다: 박막의 길이 = L + △ = 상수.
그에 따라
직교성(orthogonalism)으로 인해 하기 값이 얻어진다:
(참고 제 1B도)
및 기본 상태에서: β = 0 ; 이것이 얻어진다:
하나의 박막의 에너지 함량에 대해 제 1C도에 따른 개략도를 참고로 하기 값이 얻어진다:
그에 따라 체적 요소(여기서는 박막의 폭 b 임)에 대한 힘에 대해 하기 값이 얻어진다:
거리 요소 : dε·dx
따라서, 체적 요소의 에너지 함량
및 박막의 에너지 함량이 얻어진다:
박막의 에너지 함량은 하기와 같이 계산된다:
직교성 때문에 하기 값이 적용된다:
하기 길이 조건으로부터:
하기 값이 얻어진다:
따라서:
기본 상태에서 W0: α = ± α0
따라서, 기본 상태에 대한 에너지가 얻어진다(참고 제 1D도):
이하에서, 박막은 양극 커패시터이다.
하부 휴지 상태에서 시작한다:
편위시 박막 부품의 후퇴 거리는 하기와 같다:
그리고, 그에 따라 양극 플레이트 내의 박막 부품(dx ·b)에 대한 힘은 하기와 같다:
휘어짐시 흡수되는 에너지는 하기와 같다:
이하에서, 2가지 경우가 구별된다:
첫 번째 경우 : 커패시터 내의 전체 박막
- α0에서 기울기가 동일하면, 스위칭 과정이 세팅된다.
포텐셜 에너지의 기울기:
전기 에너지의 기울기:
따라서, 하기 예가 주어진다:
t = 10 nm
d = 100 nm
L = 1 ㎛
α0= 20 nm
두 번째 경우 : 양극 커패시터 내의 1/2 박막
2개의 부 경우가 생긴다(참고 제 1F도) :
- 정적 스위칭
각각의 거리 요소 상에서 에너지 이득 > 에너지 손실;
전체 에너지가 단조롭게 떨어진다. 박막에 대한 힘은 항상 포지티브하며, 감쇠시에도 접속된다.
- 동적 스위칭
누적된 에너지 이득 > 누적된 에너지 손실.
박막은 최소 에너지를 극복하기 위한 운동 에너지를 필요로 한다.
감쇠시 박막은 제 2 최소값으로 유지된다(참고 제 1G도).
이 경우, 필요한 전압은 첫 번째 경우(양극 커패시터 내의 전체 박막)에서 보다 약간 작다.
따라서, 스위칭 시간(기록 시간)의 개략적인 평가가 하기와 같이 이루어질 수 있다:
박막의 압축 공기식 작동시 하기 값이 적용된다:
박막 부품에 대한 힘:
예 (상기와 같은 치수)
p = 180,000 N/㎡1.8 바아
치수 스케일링
p는 스케일링 펙터와 무관하다.
제 2A도 내지 2G는 본 발명에 따른 메모리 장치의 제조를 위한 단계를 나타낸다. 제 2A도의 개략적인 단면도에 따르면, 먼저 적합한 지지체 또는 기판(1)상에 예컨대 약 50nm의 두께를 가진 제 1 절연층(2)을 전체 표면에 제공한다. 그리고나서, 절연층(2)상에 도전성 재료로 이루어진 박막층(3)을 전체 표면에 제공한다. 상기 박막층으로부터 나중에 메모리 셀의 박막을 형성한다. 박막층(3)은 예컨대 10nm의 두께를 갖는다. 그 다음에, 리소그래피 및 에칭 단계에 의해 도전성 박막층(3)을 구조화하여, 다수의 나란히 놓인 그리고 서로 전기 절연된 스트립 도체(4)를 만든다. 상기 스트립 도체(4)는 나중의 메모리 셀의 장소에, 제 2B도의 평면도에 나타나는 바와 같이, 예컨대 원형 표면의 확대부(5)를 갖는다. 스트립 도체(4)는 메모리 셀의 한 행을 선택적으로 선택하기 위한 워드 라인으로서 사용된다. 제 2C도의 개략적인 단면도에 따르면, 그 다음에 예컨대 약 100nm의 두께를 가진 제 2 절연층(6)을 제공하고 경우에 따라 예컨대 공지된 CMP 방법에 의해 완전히 평면 연삭함으로써, 나중에 제 2 지지체(7) 또는 웨이퍼와의 기밀 접착이 가능해진다. 스트립 도체(4)에 대해 수직으로 2개의 절연층(2 및 6) 내에 트렌치(8)를 에칭한다. 이때, 확대부(5)(나중의 박막)는 에칭 정지 수단으로 작용한다. 그 다음에, 기판(1)을 제 2D도의 개략적인 평면도에 도시된 바와 같이, 등방성 에칭한다. 상기 도면에 도시된 화살표(9)는 언더에칭(underetching)의 방향을 나타낸다. 박막의 확대부(5) 하부의 중심에 등방성 에칭시 형성된 에칭 프론트가 생기고, 제 2E도에 도시된 바와 같이 예리한 피크(10)가 남게 된다.
이러한 전기장 방출 피크의 정전 특성은 예컨대 Takao Utsumi의 논문, IEEE TRANSACTIONS ON ELECTRON DEVICES, 제 38권, 10호, 1991년 10월, "Vacuum Microelectronics : What's New and Exciting"에 상세히 설명된다; 전기장 방출 피크의 이러한 특성에 대하여, 상기 논문을 참고할 수 있다.
피크(10)의 형성 후에 기판의 등방성 에칭을 종료하고, 박막의 하부면에 있는 절연층(2)의 전체 재료가 제거될 정도로, 제 1 절연층(2)을 등방성 에칭 한다. 그리고 나서, 부분적으로 박막을 통해 수행되는 주입에 의해, 워드 라인을 교차하여 뻗은 비트 라인용 제 2 스트립 도체(11)를 트렌치(8)의 바닥에 형성한다(제 2E도의 개략적인 단면도 참조). 그 다음에 제 2F도에 도시된 바와 같이 배면 전극(접지)을 형성하는 제 2 웨이퍼(7)를 접착하고 동시에 트렌치(8)를 기밀하게 밀봉시킨다. 이렇게 함으로써, 제 2G도의 단면도에 상세히 도시된, 본 발명에 따른 메모리 장치가 만들어진다.
본 발명에 따른 메모리 장치의 제조를 위한 전체 공정은 단 2개의 마스킹 평면을 필요로 하며, 상세히 도시되지 않은 제어 로직을 집적하기 위해 경우에 따라 부가의 마스킹 평면이 필요하다.
제 3A도 내지 3G도를 참고하여, 선택된 메모리 셀의 데이터 내용을 판독 및 기록하기 위해 필요한 단계를 설명하면 하기와 같다.
판독을 위해, 비트 라인에 대한 워드 라인의 전기 저항을 간단히 측정하고, 바람직하게는 선택된 셀 근처에 있는 공지된 스위칭 상태의 기준 메모리 셀의 전기 저항과 비교함으로써, 국부적인 구성 변동을 보상한다. 판독 과정시 워드 라인은 전기장 방출로 인해 비트 라인에 비해 포지티브 하다.
기록 과정은 제 3A도 내지 3G도를 참고로 하기와 같이 수행한다. 메모리 셀의 상부 전극(12)에는 전압(U) 0이 인가되고, 모든 비활성 비트 라인에도 마찬가지로 0이 인가되며, 모든 비활성 워드 라인에는 U/2가 인가되는 것으로 가정한다. 활성 비트 라인에는 전압(U)이 인가되며, 활성 워드 라인에는 요구되는 스위칭 과정에 따라 0 또는 U가 인가된다. 이렇게 함으로써, 전체적으로 제 3A도에 도시된 바와 같이 6개의 상태 #1 내지 #6가 주어지며, 활성 라인의 교차점에 놓인 셀 박막에만 순수한 힘(net force)이 가해진다. 이 경우에는, 구성이 2개의 양극 커패시터에 의해 근접해질 수 있다. 반응하지 않는 박막에 대한 작은 전기장력은 해가 되지 않는데, 그 이유는 스위칭을 위해 일정한 최소 힘이 필요하기 때문이다. U의 극성이 포지티브 하게 선택됨으로써, 기록시 전기장 방출이 일어나지 않는다. 판독 전압이 기록 전압 보다 작게 설계됨으로써, 의도치 않은 스위칭이 방지된다. 상태 #1 내지 #6은 각각 제 3B도 내지 제 3G도를 참조하여 상세히 설명된다. 여기서, 박막에 작용하는 정전기장(13)의 진행은 파선으로 표시되어 있다. 화살표는 박막에 작용하는 힘의 방향을 나타낸다. 제 3B도는 하부로 향한 힘 작용을 가진 선택된 메모리 셀#1의 경우를 개략적으로 나타내며, 제 3C도는 상부로 향한 힘 작용을 가진 어드레싱된 메모리 셀#2의 경우를 나타낸다. 제 3D도 및 제 3E도는 각각 활성 워드 라인에 대한 메모리 셀 #3및 #4의 경우를 나타내며, 제 3F도 및 3G도는 각각 활성 비트 라인에 대한 메모리 셀#5 및 비활성 워드 라인 및 비활성 비트 라인에 대한 메모리 셀 #6의 경우를 나타낸다. 어드레싱된 셀 이외의 다른 모든 셀들은 다이오드로서 작용하기 때문에, 실제로 어드레싱된 셀을 통과하는 전류만이 측정된다.
기록 시간은 개략적인 평가에 의해 수 nsec로 평가될 수 있다. 전술한 메모리는 공급전압이 인가되지 않을 때에도 정보를 유지하기 때문에 극도로 작은 스탠바이 전류를 특징으로 한다. 공지된 SOI 기술에 의해 상부 웨이퍼(7)가 얇게 연산되면, 간단한 방식으로 이 층내에 SOI 제어 로직이 집적될 수 있다. 또다른 가능성은 진공 마이크로 일렉트로닉("마이크로 파이프")의 방법에 의해 제어 로직을 제공하는 것이다. 이러한 방식의 로직은 경우에 따라 매우 적은 추가 비용으로 구현될 수 있는데, 그 이유는 방출 캐소드, "그리드" 층(박막), 애노드(그라운드 플레이트) 및 진공상태가 메모리 셀에 이미 존재하기 때문에,부가의 제조 단계가 필요없기 때문이다.
소형화된 기계 부품을 가진 다수의 메모리 셀을 포함하는, 도면에 도시되지 않은, 본 발명에 따른 메모리 장치의 또다른 실시예에서는 메모리 장치가 소거가능한 콤팩트 디스크로 형성될 수 있다. 이 경우, 지지체 또는 기판 내에 먼저 딤플(dimple)을 에칭 한다. 그리고나서, 예컨대 최근에 개발된 웨이퍼 본딩 방법에 의해 박막을 제공한다. 이 경우에는 2개의 웨이퍼를 층층이 놓아 서로 접착한 다음, 웨이퍼 중 하나를 에칭한다.
이러한 소위 SOI 기술의 세부사항에 대해서는 예컨대 W. P. Maszara의 논문, Microelectronic Engineering 22 (1993) 299-306, Elsevier Science Publishers B. V., "Wafer bonding: SOI, generalized bonding, and new structures"를 참고할 수 있다.
박막은 압축 응력 하에 놓인다고 가정된다. 이 경우에는, 제조시에 이미 예컨대 스퍼터링에 의해 형성된 스트레스를 갖는 재료가 고려될 수 있다. 또한, 체적 확대를 수반하는 특정 화학적 반응이 압축 응력을 발생시킬 수 있다는 것이 고려될 수 있다. 이것에 대한 공지된 예는 실리콘의 산화이다. 또한, 압축 응력은 예컨대 이온 주입에 의해 발생될 수 있다. 끝으로, 기판과 박막의 열 팽창 차이가 압축 응력을 발생시키는데 이용될 수 있다(고온에서의 본딩). 상기 방식으로 제조된, 모든 측면이 고정된 메모리 셀의 박막은 2개의 안정한 상태를 갖는다. 먼저, 메모리 장치를 외부로부터의 압력을 가함으로써, 예컨대 압력 챔버 및 1atm의 압력을 가진 공기 분사에 의해 소거시킨다. 기록과정은 개별 메모리 셀을 레이저에 의해 수 100℃의 온도로 의도한 바대로 가열함으로써 이루어질 수 있다. 판독 과정은 예컨대 박막과 딤플의 바닥 사이의 간섭을 검출함으로써 수행될 수 있다. 이러한 방식으로 구현된 콤팩트 디스크 형태의 메모리 장치는 소거될 수 있고 다시 기록될 수 있다. 상기 계산상의 평가로부터, 진동 등에 의한 외부 가속도가 어떤 경우에도 박막을 전환시킬 수 없는 것으로 나타났다.
제 1A도 내지 제 1G도는 마이크로 메카닉 박막의 스위칭을 위해 필요한 전압을 계산하기 위한 개략도.
제 2A도 내지 제 2G도는 본 발명의 실시예에 따른 소형화된 기계 부품을 포함하는 메모리 장치의 제조를 설명하기 위한 개략도.
제 3A도 내지 제 3G도는 본 발명의 실시예에 따른 메모리 장치의 메모리 셀의 판독 및 기록을 설명하기 위한 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기판 2 : 절연층
3 : 박막층 4 : 스트립 도체
5 : 확대부 8 : 프렌치

Claims (21)

  1. 적어도 2개의 상이한 정보 상태를 적어도 일시적으로 안정하게 기억시키기 위하여 기판 상에 배치된 다수의 메모리 셀, 외부의 영향에 의해 상기 다수의 메모리 셀 중 하나가 선택적으로 일정한 정보 상태로 되게 하기 위하여 상기 메모리 셀에 할당된 기록장치, 및 선택된 메모리 셀의 실제적인 또는 시간적으로 선행하는 정보상태를 외부에서 검출하기 위하여 메모리 셀에 할당된 판독장치를 포함하며, 상기 메모리 셀이 압축 응력 하에 놓인 마이크로 메카닉 박막(5)을 갖춘 소형화된 기계 부품을 포함하도록 구성된, 메모리 장치에 있어서,
    메모리 셀에 할당된 판독장치가 박막(5)으로부터 일정한 간격을 두고 배치된 전기장 방출 피크(10)를 갖는 것을 특징으로 하는 메모리 장치.
  2. 적어도 2개의 상이한 정보 상태를 적어도 일시적으로 안정하게 기억시키기 위하여 기판 상에 배치된 다수의 메모리 셀, 외부의 영향에 의해 상기 다수의 메모리 셀 중 하나가 선택적으로 일정한 정보 상태로 되게 하기 위하여 상기 메모리 셀에 할당된 기록장치, 및 선택된 메모리 셀의 실제적인 또는 시간적으로 선행하는 정보상태를 외부에서 검출하기 위하여 메모리 셀에 할당된 판독장치를 포함하며, 상기 메모리 셀이 압축 응력 하에 놓인 마이크로 메카닉 박막(5)을 갖춘 소형화된 기계 부품을 포함하도록 구성된, 메모리 장치에 있어서,
    상기 박막(5)은 모든 측면이 폐쇄되고 임의의 매체로 채워진 공동부를 포함하며, 상이한 정보 상태를 바꾸기 위하여 상기 박막(5)에 작용하는 힘이 압축 공기력인 것을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서, 모든 측면이 폐쇄된 상기 공동부가 가스로 채워지는 것을 특징으로 하는 메모리 장치.
  4. 제 3항에 있어서, 상기 가스로 채워진 공동부 내의 가스를 가열하기 위한 가열장치가 제공되는 것을 특징으로 하는 메모리 장치.
  5. 제 3항 또는 4항에 있어서, 소거장치가 특히 압력 챔버의 형태로 제공되며, 전체 메모리 셀에 의해 예정된 안정한 상태로 될 수 있는 것을 특징으로 하는 메모리 장치.
  6. 적어도 2개의 상이한 정보 상태를 적어도 일시적으로 안정하게 기억시키기 위하여 기판 상에 배치된 다수의 메모리 셀, 외부의 영향에 의해 상기 다수의 메모리 셀 중 하나가 선택적으로 일정한 정보 상태로 되게 하기 위하여 상기 메모리 셀에 할당된 기록장치, 및 선택된 메모리 셀의 실제적인 또는 시간적으로 선행하는 정보상태를 외부에서 검출하기 위하여 메모리 셀에 할당된 판독장치를 포함하며, 상기 메모리 셀이 압축 응력 하에 놓인 마이크로 메카닉 박막(5)을 갖춘 소형화된 기계 부품을 포함하도록 구성된, 메모리 장치에 있어서,
    상기 메모리 셀에 할당된 판독장치가 박막(5)과 고정 표면 사이의 광빔의 광 간섭을 검출하기 위한 수단 및/또는 박막(5)을 통해 안내되는 광빔의 차단을 검출하는 수단 및/또는 박막(5)의 광빔에 할당된 마이크로 미러를 조절하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 1항에 있어서, 상기 메모리 셀의 소형화된 기계 부품이 상이한 2개의 안정 상태를 가지며, 상기 상태는 기억될 적어도 2개의 정보 상태에 상응하는 것을 특징으로 하는 메모리 장치.
  8. 제 1항에 있어서, 상기 소형화된 기계 부품이 마이크로 메카닉 방식으로, 특히 마이크로 일렉트로닉의 방법에 의해 제조되는 것을 특징으로 하는 메모리 장치.
  9. 제 1항에 있어서, 상기 마이크로 메카닉 박막(5)의 휘어짐은 적어도 일시적으로 안정한 정보상태에 상응하며, 상기 휘어짐은 힘의 작용에 의해 서로 바뀌는 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서, 상이한 정보 상태를 바꾸기 위하여 박막(5)에 작용하는 힘이 정전기력인 것을 특징으로 하는 메모리 장치.
  11. 제 9항에 있어서, 상이한 정보 상태를 바꾸기 위하여 박막(5)에 작용하는 힘이 자력인 것을 특징으로 하는 메모리 장치.
  12. 제 1항에 있어서, 상기 판독장치가 일렉트로 메카닉 스위칭 수단을 포함하며, 상기 스위칭 수단은 박막(5)의 상태에 따라 박막(5) 자체에 의해 또는 박막(5)에 할당된 스위칭 부재에 의해 스위칭 되는 것을 특징으로 하는 메모리 장치.
  13. 제 1항에 있어서, 상기 판독장치가 박막(5)과 고정 표면 사이의 전기 커패시턴스를 검출하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제 1항에 있어서, 상기 메모리 셀에 할당된 판독장치가 트랜지스터를 포함하며, 상기 트랜지스터의 제어단자가 박막(5)에 설치되거나 및/또는 박막(5)을 형성하는 것을 특징으로 하는 메모리 장치.
  15. 제 14항에 있어서, 상기 박막과 트랜지스터의 주요 표면 사이의 간격에 따라 트랜지스터의 전도율이 변경되는 것을 특징으로 하는 메모리 장치.
  16. 소형화된 기계 부품을 가진 다수의 메모리 셀을 구비한 메모리 장치의 제조 방법에 있어서,
    - 기판(1)의 주요 표면상에 제 1 절연층(2)을 제공하는 단계;
    - 상기 제 1 절연층(2) 상에 전기 전도성 재료로 된 박막층(3)을 제공하는단계;
    - 상기 메모리 셀의 장소에 확대부(5)를 갖는 제 1 스트립 도체(4)가 형성되도록, 박막층(3)을 구조화하는 단계;
    - 에칭 마스크로서 구조화된 박막층(3)을 사용해서, 상기 박막층(3)의 확대부(5) 바로 아래 중심에 예리한 피크(10)가 남을 때까지, 상기 제 1 절연층(2)을 등방성 에칭 하는 단계; 및
    - 상기 확대부(5)의 하부면에 있는 제 1 절연층(2)의 전체 재료를 제거함으로써, 박막(5)을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  17. 제 16항에 있어서, 상기 제 1 스트립 도체(4)에 대해 횡으로 제 1 절연층(2) 내에 트렌치(8)를 에칭하며, 이때 박막(5)이 에칭 정지 수단으로서 작용하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  18. 제 16항 또는 17항에 있어서, 상기 트렌치(8)의 바닥에 제 2 스트립 도체(11)를 형성하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  19. 제 18항에 있어서, 상기 트렌치(8)의 바닥에 형성된 제 2 스트립 도체(11)를 부분적으로 박막(5)을 통해 수행되는 주입 단계에 의해 형성하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  20. 제 17항에 있어서, 상기 트렌치(8)의 기밀한 밀봉을 위하여, 상기 박막(5)의 장소에 개구를 갖는 대향 판을 제공하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  21. 메모리 셀이 압축 응력 하에 놓인 마이크로 메카닉 박막(5) 및 상기 박막(5)으로부터 소정의 간격 이내에 배치된 전기장 방출 피크(10)를 갖추도록, 그리고 상기 메모리 셀이 워드 라인과 비트 라인의 교차점에 배치되도록 구성된, 메모리 장치의 메모리 셀로부터 데이터 내용을 판독하기 위한 방법에 있어서,
    - 워드 라인 및 비트 라인을 선택하는 단계;
    - 상기 선택된 비트 라인에 대한 선택된 워드 라인의 전기 저항을 측정하는 단계; 및
    - 상기 측정된 전기 저항을 예정된 스위칭 상태를 갖는 기준 메모리 셀의 전기 저항과 비교하는 단계를 포함하는 것을 특징으로 하는 데이터 내용 판독 방법.
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