KR100413518B1 - Method for forming a contact hall of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자용 콘택홀 형성방법에 관한 것으로, 본 발명에서는 일련의 식각 프로세스 진행 시, 식각가스 이외에 별도의 버퍼가스, 예컨대, 질소가스를 추가로 더 공급하고, 이를 통해, 콘택홀의 패터닝과 동시에, 해당 콘택홀의 측벽에 소정의 버퍼 레이어가 자연스럽게 보강될 수 있도록 함으로써, 일련의 식각 프로세스, 에싱 프로세스, 세정 프로세스 등이 비록, 가혹한 조건속에서 진행되더라도, 최종 완성되는 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있도록 유도한다.The present invention relates to a method for forming a contact hole for a semiconductor device, and in the present invention, when a series of etching processes are performed, an additional buffer gas, for example, nitrogen gas, is additionally supplied in addition to the etching gas. At the same time, by allowing a predetermined buffer layer to naturally reinforce the sidewall of the contact hole, even if a series of etching processes, ashing processes, cleaning processes, etc., proceeds under severe conditions, the final finished contact hole may have a predefined shape. To maintain normal operation.
이러한 본 발명이 달성되는 경우, 일련의 공정을 모두 완료 받은 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있기 때문에, 추후에, 이를 채우는 콘택 플러그 또한 정상적인 품질을 유지할 수 있게 되며, 결국, 각 메탈층 사이의 전기적인 접촉관계가 안정화됨으로써, 최종 완성되는 반도체소자는 일정 수준 이상의 품질을 유지할 수 있게 된다.When the present invention is achieved, since the contact hole which has completed the series of processes can maintain the predefined shape normally, the contact plug which fills it later can also maintain the normal quality, and eventually, each metal layer Since the electrical contact relationship between the stabilization, the final semiconductor device is able to maintain a certain level or more.
또한, 본 발명이 달성되는 경우, 콘택홀의 안정성이 극대화되기 때문에, 생산라인에서는 외부의 환경변화에 민감한 저유전체 물질을 별다른 어려움 없이, 예컨대, 층간 절연막의 형성에 탄력적으로 활용할 수 있게 된다.In addition, when the present invention is achieved, since the stability of the contact hole is maximized, the low-k dielectric material sensitive to external environmental changes can be flexibly utilized in the formation of, for example, an interlayer insulating film in a production line.
Description
본 발명은 반도체소자용 콘택홀 형성방법에 관한 것으로, 좀더 상세하게는 일련의 식각 프로세스 진행 시, 식각가스 이외에 별도의 버퍼가스(Buffer gas)를 추가로 더 공급하고, 이를 통해, 콘택홀(Contact hall)의 패터닝과 동시에, 해당 콘택홀의 측벽에 소정의 버퍼 레이어(Buffer layer)가 자연스럽게 보강될 수 있도록 함으로써, 일련의 식각 프로세스, 에싱 프로세스(Ashing process), 세정 프로세스 등이 비록, 가혹한 조건속에서 진행되더라도, 최종 완성되는 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있도록 유도할 수 있는 반도체소자용 콘택홀 형성방법에 관한 것이다.The present invention relates to a method for forming a contact hole for a semiconductor device, and more particularly, in addition to the etching gas, a separate buffer gas is further supplied during the series of etching processes, and through this, the contact hole (Contact) At the same time as the patterning of the hall, a predetermined buffer layer is naturally reinforced on the sidewalls of the contact hole, so that a series of etching processes, ashing processes, cleaning processes, etc. Although it proceeds, the present invention relates to a method for forming a contact hole for a semiconductor device which can induce a final finished contact hole to maintain a predetermined shape normally.
일반적으로, 반도체소자를 제조할 때, 임의의 메탈층과 메탈층 사이에는 이들을 전기적으로 분리시키기 위한 층간 절연막이 형성되며, 이 경우, 해당 메탈층들은 층간 절연막의 일정 부위에 형성된 콘택 플러그(Contact plug)에 의해 일련의 전기적인 연결관계를 형성하게 된다. 통상, 이러한 콘택 플러그를 형성하기 위해서는 층간 절연막의 정해진 영역에 해당 "콘택 플러그"를 채워 넣기 위한 일정 사이즈의 콘택홀을 먼저 형성하여야 한다.In general, when fabricating a semiconductor device, an interlayer insulating film is formed between an arbitrary metal layer and the metal layer to electrically separate them. In this case, the metal layers may be contact plugs formed at a predetermined portion of the interlayer insulating film. ) Form a series of electrical connections. In general, in order to form such a contact plug, a contact hole having a predetermined size for filling the corresponding "contact plug" in a predetermined region of the interlayer insulating film must be formed first.
예컨대, 미국특허공보 제 6194757 호 "콘택홀을 갖는 반도체 디바이스 및 그 제조방법(Semiconductor device having contact hole and method of manufacturing the same)", 미국특허공보 제 6197682 호 "반도체 디바이스의 콘택홀 구조 및 그 제조방법(Structure of a contact hole in a semiconductor device and method of manufacturing the same)", 미국특허공보 제 6232225 호 "반도체 디바이스의 콘택 윈도우 제조방법(Method of fabricating contact window of semiconductor device)" 미국특허공보 제 6248636 호 "반도체 메모리 디바이스의 콘택홀 형성방법(Method for forming contact holes of semiconductor memory device)" 등에는 이러한 종래의 기술에 따른 반도체소자용 콘택홀의 일례가 상세하게 제시되어 있다.For example, US Patent No. 6194757 "Semiconductor device having contact hole and method of manufacturing the same", US Patent No. 6197682 "Contact hole structure of semiconductor device and its manufacture "Structure of a contact hole in a semiconductor device and method of manufacturing the same", US Patent No. 6232225 "Method of fabricating contact window of semiconductor device" US Patent No. 6248636 In the "Method for forming contact holes of semiconductor memory device" and the like, an example of a contact hole for a semiconductor device according to the related art is described in detail.
통상, 상술한 콘택홀을 형성하기 위해서는 예컨대, 한국특허공개공보 제 2000-67132 호 "반도체 장치의 콘택 제조 방법"에 제시된 바와 같이, 감광막 패턴을 마스크로 하여 층간 절연막의 일부에 콘택홀을 정의하는 식각 프로세스, 감광막 패턴을 제거하는 에싱 프로세스, 형성 완료된 콘택홀을 클리닝하는 세정 프로세스 등이 복합적으로 진행되어야 한다.In general, in order to form the above-mentioned contact hole, for example, as disclosed in Korean Patent Laid-Open Publication No. 2000-67132, "Method for Manufacturing Contact of Semiconductor Device", a contact hole is defined in a part of an interlayer insulating film using a photosensitive film pattern as a mask. An etching process, an ashing process for removing the photoresist pattern, and a cleaning process for cleaning the formed contact hole must be performed in combination.
그러나, 이러한 식각 프로세스, 에싱 프로세스, 세정 프로세스는 통상, 매우가혹한 조건속에서 진행되는 것이 일반적이기 때문에, 앞의 식각 프로세스, 에싱 프로세스, 세정 프로세스가 모두 완료되는 경우, 최종 완성되는 콘택홀은 여러 가지 다양한 문제점을 수반하게 된다.However, such an etching process, an ashing process, and a cleaning process are generally performed under very severe conditions. Therefore, when all of the above etching process, ashing process, and cleaning process are completed, the final contact hole may be various. There will be various problems.
일례로, 콘택홀은 종래의 식각 프로세스, 예컨대, 건식 식각 프로세스(Dry etching process) 진행 시, 식각이온에 의한 물리적 충격으로 인해, 측벽의 프로파일이 변형되는 문제점을 수반하게 된다. 다른 예로, 콘택홀은 종래의 에싱 프로세스 진행 시, 에싱 플라즈마에 의한 물리적 충격으로 인해, 측벽이 큰 손상을 입는 문제점을 수반하게 된다. 또 다른 예로, 콘택홀은 종래의 세정 프로세스 진행 시, 세정 케미컬에 의한 화학적 충격으로 인해, 측벽이 큰 손상을 입는 문제점을 수반하게 된다.For example, the contact hole may have a problem in that a profile of the sidewall is deformed due to a physical impact caused by etching ions during a conventional etching process, for example, a dry etching process. In another example, the contact hole is accompanied with a problem that the side wall is damaged by the physical impact caused by the ashing plasma during the conventional ashing process. In another example, the contact hole is accompanied with a problem that the side wall is damaged due to the chemical impact caused by the cleaning chemical during the conventional cleaning process.
이러한 여러 가지 문제점에 따라, 반도체소자의 콘택홀이 기 정의된 정상적인 형상을 유지하지 못하는 경우, 이를 채우는 콘택 플러그 또한 정상적인 품질을 유지할 수 없게 되며, 결국, 각 메탈층 사이의 전기적인 접촉관계가 불안정해 짐으로써, 최종 완성되는 반도체소자는 일정 수준 이하의 품질을 유지할 수밖에 없게 된다.According to these various problems, when the contact hole of the semiconductor device does not maintain a predetermined normal shape, the contact plug filling it also cannot maintain the normal quality, and eventually, the electrical contact relationship between the metal layers is unstable. As a result, the finally completed semiconductor device has no choice but to maintain the quality below a certain level.
이러한 문제점들은, 콘택홀의 근간을 이루는 층간 절연막이 다른 절연막 물질에 비해, 외부의 환경변화에 더 민감한 저유전체 물질로 이루어지는 경우, 더욱 심각해질 수밖에 없으며, 이를 원인으로 하여, 종래의 생산라인에서는 저 유전체 물질이 반도체소자의 개발에 있어, 여러 가지 측면에서 유리하다는 것을 깊이 인식하면서도, 이를 실 생산라인에 탄력적으로 활용할 수 없는 문제점을 감수할 수밖에없게 된다.These problems, when the interlayer insulating film underlying the contact hole is made of a low dielectric material that is more sensitive to external environmental changes than other insulating materials, inevitably becomes more serious, for this reason, in the conventional production line low dielectric While deeply recognizing that a material is advantageous in various aspects in the development of a semiconductor device, it has no choice but to bear the problem of not using it flexibly in a real production line.
따라서, 본 발명의 목적은 일련의 식각 프로세스 진행 시, 식각가스 이외에 별도의 버퍼가스를 추가로 더 공급하고, 이를 통해, 콘택홀의 패터닝과 동시에, 해당 콘택홀의 측벽에 일련의 버퍼 레이어가 자연스럽게 보강될 수 있도록 함으로써, 일련의 식각 프로세스, 에싱 프로세스, 세정 프로세스 등이 비록, 가혹한 조건속에서 진행되더라도, 최종 완성되는 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있도록 유도하는데 있다.Accordingly, an object of the present invention is to further supply a separate buffer gas in addition to the etching gas during the series of etching processes, thereby simultaneously forming a series of buffer layers on the sidewall of the contact hole at the same time as the contact hole patterning In this way, a series of etching processes, ashing processes, cleaning processes, and the like may be used to induce a final finished contact hole to maintain a predetermined shape even if the process is performed under severe conditions.
본 발명의 다른 목적은 반도체소자의 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있도록 하고, 이를 통해, 해당 콘택홀을 채우는 콘택 플러그 또한 정상적인 품질을 유지할 수 있도록 유도함으로써, 각 메탈층 사이의 전기적인 접촉관계를 안정화시키고, 결국, 최종 완성되는 반도체소자의 품질을 일정 수준 이상으로 향상시키는데 있다.Another object of the present invention is to maintain the normal shape of the contact hole of the semiconductor device, thereby inducing the contact plug filling the contact hole also to maintain the normal quality, thereby providing an electrical connection between each metal layer It is to stabilize the contact relationship, and eventually improve the quality of the finally completed semiconductor device to a certain level or more.
본 발명의 또 다른 목적은 상술한 버퍼 레이어의 작용을 통해 콘택홀의 프로파일 안정성을 극대화하고, 이를 통해, 외부의 환경변화에 민감한 저유전체 물질이 반도체소자의 개발에 탄력적으로 활용될 수 있도록 유도하는데 있다.Another object of the present invention is to maximize the profile stability of the contact hole through the action of the above-described buffer layer, and through this, to induce a low dielectric material sensitive to external environmental changes can be flexibly utilized in the development of semiconductor devices. .
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.Still other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
도 1a 내지 도 1e는 본 발명에 따른 반도체소자용 콘택홀 형성방법을 순차적으로 도시한 공정도.1A to 1E are process diagrams sequentially illustrating a method for forming a contact hole for a semiconductor device according to the present invention.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 임의의 베이스층상에 형성된 층간 절연막의 상부에 콘택홀 영역이 미리 정의된 감광막 패턴을 형성하는 단계와, 일련의 식각가스 및 버퍼가스를 소스가스로 하는 건식 식각공정을 진행시켜, 베이스층의 일부가 콘택홀 만큼의 크기로 노출되도록 층간 절연막을 식각함과 아울러, 콘택홀과 맞닿는 층간 절연막의 측벽에 버퍼가스를 기반으로 하는 버퍼 레이어를 형성하는 단계와, 앞의 감광막 패턴을 제거하는 단계와, 층간 절연막 및 콘택홀에 잔존하는 잔류물을 세정하는 단계의 조합으로 이루어지는 반도체소자용 콘택홀 형성방법을 개시한다.In order to achieve the above object, the present invention provides a method of forming a photoresist pattern in which a contact hole region is defined in advance on an interlayer insulating film formed on an arbitrary base layer, and using a series of etching and buffer gases as a source gas. Performing an etching process to etch the interlayer insulating film so that a part of the base layer is exposed to the size of the contact hole, and forming a buffer layer based on the buffer gas on the sidewalls of the interlayer insulating film contacting the contact hole; A method of forming a contact hole for a semiconductor device, comprising a combination of removing the previous photoresist pattern and cleaning the residue remaining in the interlayer insulating film and the contact hole.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체소자용 콘택홀 형성방법을 좀더 상세히 설명하면 다음과 같다.Hereinafter, a method for forming a contact hole for a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명에서는 도 1a에 도시된 바와 같이, 메탈층을 포함하는 임의의 베이스층(2)이 적층된 기판(1)의 상부에 일련의 화학기상증착 프로세스를 진행함으로써, 해당 베이스층(2)의 상부에 서로 다른 재질의 복수 레이어들(11,12,13)로 이루어진 층간 절연막(10)을 형성한다.First, in the present invention, as shown in FIG. 1A, by performing a series of chemical vapor deposition processes on the substrate 1 on which the base layer 2 including the metal layer is laminated, the base layer 2 ), An interlayer insulating layer 10 formed of a plurality of layers 11, 12, and 13 made of different materials is formed on the upper side of the substrate.
물론, 이 층간 절연막(10)은 하나의 레이어로 형성되어도 무방하다.Of course, this interlayer insulating film 10 may be formed in one layer.
이때, 앞의 층간 절연막(10)은 예컨대, BPSG, USG, FSG, PSG, SOG, SiN, TEOS 중의 어느 하나로 이루어진다.At this time, the interlayer insulating film 10 is made of any one of BPSG, USG, FSG, PSG, SOG, SiN, and TEOS, for example.
이어서, 본 발명에서는 앞의 층간 절연막(10)의 상부에 감광막을 다시 증착하고, 이러한 감광막을 선택 식각하여, "콘택홀(C)이 형성될 영역"을 미리 정의하는 감광막 패턴(20)을 형성한다.Subsequently, in the present invention, the photoresist film is again deposited on the upper part of the interlayer insulating film 10, and the photoresist film is selectively etched to form a photoresist pattern 20 defining a "region in which the contact hole C is to be formed". do.
상술한 과정을 통해, 감광막 패턴(20)의 형성이 완료되면, 본 발명에서는 베이스층(2), 층간 절연막(10), 감광막 패턴(20) 등이 적층된 해당 기판(1)을 건식식각 챔버에 로딩시킨 후, 해당 건식식각 챔버의 가스 유입구로, 예컨대, Ar, O 등의 공정가스와, 예컨대, CxFy계열의 식각가스, 그리고, 예컨대, 질소성분으로 이루어진 버퍼가스를 유입시킨다. 이 경우, 본 발명에서는 공정가스의 유입량을 분당 200sccm~300sccm 정도로 유지시키며, 식각가스의 유입량을 분당 5sccm~20sccm 정도로 유지시키고, 버퍼가스, 예컨대, 질소가스의 유입량을 분당 30sccm~50sccm 정도로 유지시킨다.Through the above-described process, when the formation of the photoresist pattern 20 is completed, in the present invention, the substrate 1 on which the base layer 2, the interlayer insulating layer 10, the photoresist pattern 20, and the like are stacked is dry-etched in a chamber. After loading in, a process gas such as Ar and O, an etching gas of C x F y series, and a buffer gas made of, for example, nitrogen are introduced into the gas inlet of the dry etching chamber. In this case, in the present invention, the inflow of process gas is maintained at about 200 sccm ~ 300 sccm per minute, the inflow of etching gas is maintained at about 5 sccm ~ 20 sccm per minute, and the inflow of buffer gas, for example, nitrogen gas, is maintained at about 30 sccm ~ 50 sccm per minute.
이 상태에서, 본 발명에서는 건식식각 챔버 내부로 일정 크기의 전원을 인가함으로써, 건식식각 챔버 내부에 소정의 글로우 방전이 생성될 수 있도록 유도하고, 이를 통해, 식각가스, 버퍼가스를 활성화시켜, 일련의 식각이온, 버퍼이온을 형성시킨다.In this state, in the present invention, by applying a predetermined amount of power into the dry etching chamber, a predetermined glow discharge is induced in the dry etching chamber, thereby activating the etching gas and the buffer gas, Etch ions and buffer ions are formed.
이와 같이 형성된 식각이온(31), 버퍼이온(41) 등은 도 1b에 도시된 바와 같이, 기판(1)쪽으로 가속되어, 층간 절연막(10)의 노출영역, 즉, 콘택홀(C) 형성영역과 충돌함으로써, 실질적인 건식식각 프로세스를 주도적으로 진행하고, 이를 통해, 베이스층(2)의 일부가 예컨대, 콘택홀(C) 만큼의 크기로 노출될 수 있도록 한다.The etching ions 31, the buffer ions 41, and the like formed as described above are accelerated toward the substrate 1 as shown in FIG. 1B to expose the exposed region of the interlayer insulating layer 10, that is, the contact hole C forming region. By colliding with, it leads to a substantial dry etching process, whereby a portion of the base layer 2 can be exposed to the size of, for example, the contact hole (C).
물론, 층간 절연막(10)의 콘택홀(C) 이외의 영역에는 앞의 감광막 패턴(20)이 기 형성되어 있기 때문에, 해당 영역은 상술한 식각이온(31), 버퍼이온(41) 등의 영향권에서 손쉽게 벗어날 수 있다.Of course, since the photosensitive film pattern 20 is formed in a region other than the contact hole C of the interlayer insulating layer 10, the region is affected by the etch ion 31, the buffer ion 41, and the like. You can easily get away from
이때, 앞의 식각이온(31)은 층간 절연막(10)의 콘택홀(C) 형성영역과 집중 충돌함으로써, 해당 구역이 예컨대, 감광막 패턴(20)에 맞추어, 이방성으로 신속하게 식각될 수 있도록 유도하는 역할을 전담하게 된다. 이에 비해, 버퍼이온(41)은 앞의 식각이온(31)에 의해 식각 진행중인 층간 절연막(10)의 바닥면과 부딪힌 후, 그 반발력에 의해 튀어올라, 콘택홀(C) 형성영역과 맞닿는 층간 절연막(10)의 측벽(CS)에 폭 넓게 포진함으로써, 해당 측벽(CS)이 앞의 버퍼가스를 원인물질로 하는 소정의 버퍼 레이어(40), 예컨대, 질소 레이어로 덮일 수 있도록 유도하는 역할을 전담하게 된다.At this time, the etch ion 31 is in collision with the contact hole (C) forming region of the interlayer insulating film 10, thereby inducing the corresponding area can be quickly etched anisotropically, for example, in accordance with the photosensitive film pattern 20 You will be dedicated to your role. In contrast, the buffer ion 41 hits the bottom surface of the interlayer insulating film 10 which is being etched by the previous etching ion 31, and then jumps up by the repulsive force to contact the contact hole C forming region. By hermetically widening on the side wall CS of (10), it is dedicated to induce the side wall CS to be covered with a predetermined buffer layer 40, for example, a nitrogen layer, as the causative material of the preceding buffer gas. Done.
요컨대, 본 발명에서는 콘택홀(C)의 형성을 위한 일련의 건식식각 프로세스가 진행될 때, 건식 식각챔버 내부로, 소정의 공정가스, 식각가스 뿐만 아니라, 예컨대, 질소가스와 같은 별도의 버퍼가스를 추가로 제공하고, 이를 통해, 건식 식각챔버 내부에 예컨대, 층간 절연막(10)의 식각을 전담하는 식각이온(31)과, 버퍼 레이어(40)의 형성을 전담하는 버퍼이온(41)이 동시에 생성될 수 있도록 함으로써, 최종 완성되는 층간 절연막(10)이 도 1c에 도시된 바와 같이, "측벽(CS)에 버퍼 레이어(40)가 형성된 복합적인 콘택홀(C)" 구조를 손쉽게 형성할 수 있도록 유도한다.In other words, in the present invention, when a series of dry etching processes for forming the contact hole C are performed, not only a predetermined process gas and an etching gas, but also a separate buffer gas such as, for example, nitrogen gas, are introduced into the dry etching chamber. In addition, through this, for example, the etching ion 31 dedicated to the etching of the interlayer insulating film 10 and the buffer ion 41 dedicated to the formation of the buffer layer 40 are simultaneously generated inside the dry etching chamber. As a result, the final interlayer insulating film 10 can be easily formed as shown in FIG. 1C to form a "complex contact hole C in which the buffer layer 40 is formed in the side wall CS." Induce.
이때, 도면에 도시된 바와 같이, 앞의 버퍼 레이어(40)는 콘택홀(C)의 바닥면(CB)을 제외한 측벽(CS)에만 형성되는데, 이는 베이스층(2)의 노출면, 즉, 콘택홀의 바닥면(CB)은 식각이온(31)에 의한 식각 프로세스가 집중적으로 진행되는 영역이어서, 해당 영역에는 버퍼이온(41)의 영향이 미칠 수 없기 때문이다.At this time, as shown in the figure, the previous buffer layer 40 is formed only on the sidewall CS except for the bottom surface CB of the contact hole C, which is an exposed surface of the base layer 2, that is, This is because the bottom surface CB of the contact hole is an area where the etching process by the etching ion 31 is concentrated, and thus the influence of the buffer ion 41 cannot be affected in the area.
위의 언급에서와 같이, 본 발명의 경우, 콘택홀(C)과 맞닿는 층간 절연막(10)의 측벽(CS)에 버퍼 레이어(40)를 더 형성시키기 때문에, 본 발명이 달성되는 경우, 층간 절연막(10)과 충돌하는 식각이온(31)은 종래와 달리, 층간 절연막(10)의 측벽(CS)을 무작위로 손상시킬 수 없게 되며, 결국, 최종 완성되는 콘택홀(C)은 식각이온(31)과의 물리적인 충돌과정을 겪은 후에도, 정상적인 프로파일을 유지할 수 있게 된다.As mentioned above, in the present invention, since the buffer layer 40 is further formed on the sidewall CS of the interlayer insulating film 10 that contacts the contact hole C, when the present invention is achieved, the interlayer insulating film Unlike the prior art, the etch ion 31 that collides with the 10 may not randomly damage the sidewall CS of the interlayer insulating layer 10. As a result, the contact hole C may be finally finished. After a physical collision with), the normal profile can be maintained.
이처럼 본 발명의 콘택홀(C)이 기 정의된 정상적인 형상을 유지할 수 있게 되는 경우, 추후에, 이를 채우는 콘택 플러그 또한 정상적인 품질을 유지할 수 있게 되며, 결국, 각 메탈층 사이의 전기적인 접촉관계가 안정화됨으로써, 최종 완성되는 반도체소자는 일정 수준 이상의 품질을 유지할 수 있게 된다.As such, when the contact hole C of the present invention is able to maintain a predefined normal shape, the contact plug filling the same may also maintain normal quality. As a result, an electrical contact relationship between the metal layers may be achieved. By stabilization, the finally completed semiconductor device can maintain a certain level or more of quality.
이때, 본 발명의 버퍼 레이어(40), 예컨대, 질소 레이어는 그 자체가 앞의 층간 절연막(10)과 유사한 절연막 재질이기 때문에, 이 버퍼 레이어는 단지, 콘택홀을 보강하는 역할만을 수행할 뿐, 반도체소자의 특성에는 아무런 악영향을 미치지 않는다.At this time, since the buffer layer 40 of the present invention, for example, the nitrogen layer, is itself an insulating material similar to the previous interlayer insulating film 10, the buffer layer only serves to reinforce the contact hole, There is no adverse effect on the characteristics of the semiconductor device.
이와 같은 본 발명을 실시함에 있어서, 버퍼가스의 유입량을 조절하는 사안은 버퍼 레이어(40)를 최종 형성하는데 있어, 매우 중요한 변수로 작용한다.In implementing the present invention as described above, the matter of adjusting the inflow amount of the buffer gas is a very important variable in the final formation of the buffer layer (40).
이는 만약, 버퍼가스의 유입량이 너무 적게 조절되는 경우, 최종 완성되는 버퍼 레이어(40)의 두께가 너무 얇아짐으로써, 해당 버퍼 레이어(40)가 기 부여된 콘택홀(C) 보강역할을 아예, 수행하지 못하는 문제점이 야기될 수 있으며, 이와 달리, 버퍼가스의 유입량이 너무 많게 조절되는 경우, 최종 완성되는 버퍼레이어(40)의 두께가 너무 두꺼워짐으로써, 최종 완성되는 콘택홀(C)의 프로파일이 크게 변형되는 문제점이 야기될 수 있기 때문이다.This is because, if the inflow of the buffer gas is too small, the thickness of the final buffer layer 40 is too thin, so that the buffer layer 40 is given a role of reinforcing the contact hole (C) previously given, In contrast, when the inflow amount of the buffer gas is adjusted too much, the thickness of the final buffer layer 40 becomes so thick that the profile of the finally completed contact hole C may be caused. This is because this greatly deformed problem can be caused.
본 발명에서는 이러한 사안을 미리 감안하여, 버퍼가스의 유입량을 상술한 바와 같이, 분당 30sccm~50sccm 정도로 적절히 조절함으로써, 최종 완성되는 버퍼 레이어(40)가 자신에게 부여된 콘택홀 보강역할을 별다른 문제점 없이 정상적으로 수행할 수 있도록 유도한다.In the present invention, in consideration of such a problem in advance, by adjusting the inflow amount of the buffer gas as described above, about 30sccm ~ 50sccm per minute, the buffer layer 40 is completed to the contact hole reinforcement role is given to them without any problem Induce it to perform normally.
한편, 상술한 건식식각 프로세스를 통해, 콘택홀(C)의 형성이 모두 완료되면, 본 발명에서는 해당 기판(1)을 예컨대, 플라즈마 에싱챔버에 로딩시켜, 일련의 에싱 프로세스를 연이어 진행함으로써, 앞의 감광막 패턴(20)이 에싱 플라즈마 이온의 작용에 의해, 층간 절연막(10)의 상부로부터 신속히 제거될 수 있도록 한다.On the other hand, when the formation of the contact hole C is completed through the above-described dry etching process, in the present invention, the substrate 1 is loaded into, for example, a plasma ashing chamber, and a series of ashing processes are performed successively. The photosensitive film pattern 20 can be quickly removed from the top of the interlayer insulating film 10 by the action of ashing plasma ions.
이때, 도 1d에 도시된 바와 같이, 에싱 플라즈마 이온(51)은 감광막 패턴(10)을 제거하면서, 그와 동시에, 각 구조물, 예컨대, 층간 절연막(10), 콘택홀(C) 등으로, 강한 물리적인 충격을 가하게 된다.At this time, as shown in FIG. 1D, the ashing plasma ions 51 remove the photoresist pattern 10, and at the same time, the ashing plasma ions 51 are strong in each structure, for example, the interlayer insulating layer 10, the contact hole C, or the like. Physical impact.
본 발명에서는 이러한 문제점을 감안하여, 앞서 언급한 바와 같이, 콘택홀(C)과 맞닿는 층간 절연막(10)의 측벽(CS)에 버퍼 레이어(40)를 더 형성시키기 때문에, 본 발명이 달성되는 경우, 콘택홀(C)과 충돌하는 에싱 플라즈마 이온(51)은 측벽(CS)을 무작위로 손상시킬 수 없게 되며, 결국, 최종 완성되는 콘택홀(C)은 에싱 플라즈마 이온(51)과의 물리적인 충돌과정을 겪은 후에도, 별다른 손상을 입지 않게 된다.In the present invention, in view of the above problems, as described above, since the buffer layer 40 is further formed on the sidewall CS of the interlayer insulating film 10 in contact with the contact hole C, the present invention is achieved. The ashing plasma ions 51 colliding with the contact holes C cannot damage the sidewalls CS at random. As a result, the finished contact holes C are physically separated from the ashing plasma ions 51. After going through the crash process, you won't get any damage.
결국, 본 발명이 달성되는 경우, 버퍼 레이어(40)의 작용을 통해, 콘택홀(C)의 안정성이 극대화되기 때문에, 생산라인에서는 외부의 환경변화에 민감한 저유전체 물질을 별다른 어려움 없이, 예컨대, 층간 절연막(10)의 형성에 탄력적으로 활용할 수 있게 된다.As a result, when the present invention is achieved, since the stability of the contact hole C is maximized through the action of the buffer layer 40, in the production line, a low dielectric material sensitive to external environmental changes is not difficult, for example, It is possible to flexibly utilize the formation of the interlayer insulating film 10.
한편, 상술한 에싱 프로세스를 통해, 층간 절연막(10)으로부터 감광막 패턴(20)이 모두 제거되면, 본 발명에서는 해당 기판(1)을 예컨대, 습식 세정베쓰(Wet cleaning bath)에 로딩시켜, 일련의 세정 프로세스를 진행함으로써, 앞의 각 구조물, 예컨대, 층간 절연막(10), 콘택홀(C) 등에 잔존하는 잔류물들이 세정 케미칼 입자의 작용에 의해 신속히 제거될 수 있도록 한다.On the other hand, when all of the photoresist pattern 20 is removed from the interlayer insulating film 10 through the above-described ashing process, in the present invention, the substrate 1 is loaded into a wet cleaning bath, for example. By proceeding with the cleaning process, residues remaining in each of the above structures, for example, the interlayer insulating film 10, the contact hole C, and the like, can be quickly removed by the action of the cleaning chemical particles.
이때, 도 1e에 도시된 바와 같이, 세정 케미칼 입자(61)는 층간 절연막(10), 콘택홀(C) 등에 잔존하는 잔류물들을 제거하면서, 그와 동시에, 해당 층간 절연막(10), 콘택홀(C) 등에 강한 화학적인 충격을 가하게 된다.At this time, as shown in FIG. 1E, the cleaning chemical particles 61 remove residues remaining in the interlayer insulating film 10, the contact hole C, and the like, and at the same time, the interlayer insulating film 10 and the contact hole. Strong chemical impact on (C) and the like.
본 발명에서는 이러한 문제점을 감안하여, 앞서 언급한 바와 같이, 콘택홀(C)과 맞닿는 층간 절연막(10)의 측벽(CS)에 버퍼 레이어(40)를 더 형성시키기 때문에, 본 발명이 달성되는 경우, 콘택홀(C)과 충돌하는 세정 케미컬 입자(61)는 종래와 달리, 콘택홀(C)의 측벽(CS)을 무작위로 손상시킬 수 없게 되며, 결국, 최종 완성되는 콘택홀(C)은 세정 케미컬 입자(61)와의 화학적인 충돌과정을 겪은 후에도, 별다른 손상을 입지 않게 된다.In the present invention, in view of the above problems, as described above, since the buffer layer 40 is further formed on the sidewall CS of the interlayer insulating film 10 in contact with the contact hole C, the present invention is achieved. Unlike the conventional method, the cleaning chemical particles 61 colliding with the contact hole C may not randomly damage the sidewall CS of the contact hole C. As a result, the final contact hole C may be Even after undergoing a chemical collision process with the cleaning chemical particles 61, no damage is caused.
이 경우에도, 콘택홀(C)의 안정성이 극대화되기 때문에, 생산라인에서는 외부의 환경변화에 민감한 저유전체 물질을 별다른 어려움 없이, 예컨대, 층간 절연막의 형성에 탄력적으로 활용할 수 있게 된다.Even in this case, since the stability of the contact hole C is maximized, the low dielectric material sensitive to external environmental changes can be flexibly utilized in the formation of, for example, an interlayer insulating film in a production line.
이후, 본 발명에서는 콘택홀(C)이 형성된 기판(1)을 대상으로, 예컨대, "콘택 플러그 형성, 메탈층 형성‥‥" 등과 같은 일련의 후속공정을 추가로 진행함으로써, 우수한 성능을 갖는 임의의 반도체소자를 제조·완료한다.Subsequently, in the present invention, the substrate 1 on which the contact hole C is formed is further subjected to a series of subsequent steps such as, for example, "contact plug formation, metal layer formation ...." To manufacture and complete the semiconductor device.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 일련의 식각 프로세스 진행 시, 식각가스 이외에 별도의 버퍼가스, 예컨대, 질소가스를 추가로 더 공급하고, 이를 통해, 콘택홀의 패터닝과 동시에, 해당 콘택홀의 측벽에 소정의 버퍼 레이어가 자연스럽게 보강될 수 있도록 함으로써, 일련의 식각 프로세스, 에싱 프로세스, 세정 프로세스 등이 비록, 가혹한 조건속에서 진행되더라도, 최종 완성되는 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있도록 유도한다.As described in detail above, in the present invention, in addition to the etching gas, an additional buffer gas, for example, nitrogen gas, is further supplied in the present invention, and thus, at the same time as the contact hole is patterned, the sidewall of the contact hole is provided. By allowing a certain buffer layer to be naturally reinforced, a series of etching processes, ashing processes, cleaning processes, etc., can lead to the final contact hole being able to maintain a predefined shape even if the process proceeds under severe conditions. .
이러한 본 발명이 달성되는 경우, 일련의 공정을 모두 완료 받은 콘택홀이 기 정의된 형상을 정상적으로 유지할 수 있기 때문에, 추후에, 이를 채우는 콘택 플러그 또한 정상적인 품질을 유지할 수 있게 되며, 결국, 각 메탈층 사이의 전기적인 접촉관계가 안정화됨으로써, 최종 완성되는 반도체소자는 일정 수준 이상의 품질을 유지할 수 있게 된다.When the present invention is achieved, since the contact hole which has completed the series of processes can maintain the predefined shape normally, the contact plug which fills it later can also maintain the normal quality, and eventually, each metal layer Since the electrical contact relationship between the stabilization, the final semiconductor device is able to maintain a certain level or more.
또한, 본 발명이 달성되는 경우, 콘택홀의 안정성이 극대화되기 때문에, 생산라인에서는 외부의 환경변화에 민감한 저유전체 물질을 별다른 어려움 없이, 예컨대, 층간 절연막의 형성에 탄력적으로 활용할 수 있게 된다.In addition, when the present invention is achieved, since the stability of the contact hole is maximized, the low-k dielectric material sensitive to external environmental changes can be flexibly utilized in the formation of, for example, an interlayer insulating film in a production line.
이러한 본 발명은 다양한 품종의 반도체소자에서 전반적으로 유용한 효과를 나타낸다.This invention exhibits an overall useful effect in various kinds of semiconductor devices.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.And while certain embodiments of the invention have been described and illustrated, it will be apparent that the invention may be embodied in various modifications by those skilled in the art. Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.
Claims (3)
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Citations (4)
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| JPH02267934A (en) * | 1989-04-07 | 1990-11-01 | Hitachi Ltd | Method and equipment for manufacture of semiconductor device |
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| KR20020085228A (en) * | 2001-05-07 | 2002-11-16 | 삼성전자 주식회사 | Method for forming gate in semiconductor device |
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2001
- 2001-06-28 KR KR10-2001-0037804A patent/KR100413518B1/en not_active IP Right Cessation
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| JPH1012734A (en) * | 1996-06-19 | 1998-01-16 | Sony Corp | Manufacture of semiconductor device |
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