KR100304875B1 - Ferroelectric Capacitor Manufacturing Method - Google Patents
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Abstract
강유전체 커패시터 제조방법에 관한 것으로, 기판 위에 TiO2식각 정지층, 하부전극, 강유전체층, 상부전극, Ti 마스크층을 순차적으로 형성하고, Ti 마스크층을 소정 형상으로 패터닝한 후, 상부전극, 강유전체층, 하부전극을 한 번에 일괄적으로 식각하여 TiO2식각 정지층을 노출시킨 다음, 노출된 TiO2식각 정지층 및 Ti 마스크층을 제거함으로써, 단차의 존재 유무와 상관 없이 용이하게 강유전체 커패시터를 제작할 수 있으며, 공정이 간단하다.A method of manufacturing a ferroelectric capacitor, comprising: forming a TiO 2 etch stop layer, a lower electrode, a ferroelectric layer, an upper electrode, and a Ti mask layer sequentially on a substrate, and patterning the Ti mask layer into a predetermined shape, followed by an upper electrode and a ferroelectric layer , to the lower electrode collectively etched in a time TiO 2 etched to expose the stop layer, and then, by removing the exposed TiO 2 etch stop layer and the Ti mask layer, to facilitate regardless of the presence or absence of a step produce a ferroelectric capacitor Can be, and the process is simple.
Description
본 발명은 커패시터에 관한 것으로, 특히 강유전체 커패시터 제조방법에 관한 것이다.The present invention relates to a capacitor, and more particularly to a method of manufacturing a ferroelectric capacitor.
최근 Fe-RAM(Ferroelectric Random Access Memory)은 기존의 비휘발성 메모리에 비해 저전력 소모와 고속 동작 및 좋은 내스위칭 특성으로 많은 관심이 모아지고 있다.Recently, Fe-RAM (Ferroelectric Random Access Memory) has attracted much attention due to its low power consumption, high speed operation and good switching characteristics compared to conventional nonvolatile memory.
Fe-RAM의 이러한 특성은 기존의 비휘발성 메모리 뿐만 아니라 DRAM 까지도 대체가 가능한 메모리로서 인식되고 있다.This feature of Fe-RAM is recognized as a memory that can replace DRAM as well as conventional nonvolatile memory.
이러한 Fe-RAM을 제작하기 위해서는 강유전체막을 형성하는 기술과 형성된 막을 건식 식각하는 기술 및 기본적인 CMOS 공정 상에서 강유전 특성을 데미지(damage) 없이 유지할 수 있도록 하는 기술 등의 개발이 동반되어야 한다.In order to fabricate the Fe-RAM, development of a technique for forming a ferroelectric film, a dry etching technique, and a technology for maintaining ferroelectric properties without damage in a basic CMOS process must be accompanied.
도 1은 가장 기본적으로 사용되고 있는 종래의 Fe-RAM 구조를 보여주는 도면으로서, 이러한 구조를 구현하기 위해서는 도 1에 도시된 바와 같이 종래의 CMOS 공정을 이용하여 트랜지스터 구조를 형성하고 그 위에 강유전체를 이용하여 커패시터를 형성하게 된다.FIG. 1 is a view showing a conventional Fe-RAM structure that is most basically used. To implement such a structure, a transistor structure is formed using a conventional CMOS process as shown in FIG. 1 and a ferroelectric is used thereon. It will form a capacitor.
여기서 사용되는 강유전체 커패시터 물질로는 Y1 계열이나 또는 PZT 계열이 사용되며, 하부전극 물질로는 Pt, Ir, Ru, IrO2, RuO2등을 단일이나 복합 형태로 사용하고 그에 해당하는 상부전극을 사용하게 된다.The ferroelectric capacitor material used here is Y1 series or PZT series, and as the lower electrode material, Pt, Ir, Ru, IrO 2 , RuO 2, etc. are used in single or complex form and the corresponding upper electrode is used. Done.
일반적으로 CMOS 공정에 의해 트랜지스터 구조를 형성한 후에는 도 1에 도시된 바와 같이 토폴로지(topology) 측면에서 활성영역과 필드영역간의 심한 단차가 형성된다.In general, after the transistor structure is formed by the CMOS process, as shown in FIG. 1, a severe step between the active region and the field region is formed in terms of topology.
이러한 단차는 강유전체 건식 식각 공정으로 커패시터를 형성할 때, 몇가지 문제점을 유발시킨다.These steps cause some problems when forming capacitors in a ferroelectric dry etching process.
단차가 형성되는 부위의 면적이 마이크론 크기로 줄어들거나 또는 단차의 골과 산의 깊이가 깊어지면 단차의 골 부분에서 강유전체 및 전극 물질의 건식 식각 속도가 단차가 없는 부분에서의 건식 식각 속도보다 느려지게 되므로 도 1에 도시된 바와 같이 ILD(Inter layer Dielectric)의 두께를 더욱 두껍게 보충하거나 CMOS 공정후 ILD를 증착한 후, CMP와 같은 평탄화 공정을 추가해야 하는 문제점이 생긴다.If the area where the step is formed is reduced to micron size, or if the valley and acid depth of the step become deeper, the dry etching rate of the ferroelectric and electrode material at the stepped part becomes slower than the dry etching rate at the stepless part. Therefore, as shown in FIG. 1, the thickness of the interlayer dielectric (ILD) is further increased or a planarization process such as CMP may be added after the deposition of the ILD after the CMOS process.
한편, 도 2는 단차가 있는 영역에 형성된 강유전체 커패시터를 보여주는 도면으로서, 도 2에 도시된 바와 같이 하부전극, 강유전체, 상부전극이 순차적으로 형성되었다.2 illustrates a ferroelectric capacitor formed in a stepped region, in which a lower electrode, a ferroelectric, and an upper electrode are sequentially formed.
그러나, 강유전체 증착시 일반적으로 많이 사용하는 졸-겔(sol-gel)방법을 사용하는데, 이 경우 단차의 골과 산에서 평탄화가 이루어져 PZT의 두께 편차가 심하게 일어난다.However, the sol-gel method, which is generally used for ferroelectric deposition, is used. In this case, the thickness of the PZT is severe because planarization occurs in the valleys and acids of the step.
이러한 편차를 극복하기 위해서는 건식 식각 공정시 상하부 전극과 강유전체간에 그리고 하부전극과 ILD 물질간에 매우 높은 식각비를 가져야만 한다.In order to overcome such a deviation, the etching process must have a very high etching ratio between the upper and lower electrodes and the ferroelectric and between the lower electrode and the ILD material.
하지만, 이러한 건식 식각 공정은 알려져 있지 않은 상태이다.However, this dry etching process is unknown.
또한, 기존의 강유전체 커패시터 형성을 위한 건식 식각 공정에서, 포토레지스트를 사용할 경우 선택비(selectivity)의 확보가 어려우므로 식각 경사(etch slope)를 60도 이상 유지할 수 없다.In addition, in the conventional dry etching process for forming a ferroelectric capacitor, when the photoresist is used, it is difficult to secure selectivity, so the etch slope may not be maintained more than 60 degrees.
그리고, 하드 마스크(hard mask) 물질을 사용할 경우 포토레지스트에 비하여 선택비는 다소 향상되지만 획기적인 개선은 어려울 뿐만 아니라 하부의 커패시터 구조 위에 하드 마스크를 두껍게 증착하는 것이 매우 어려운 공정이다.When the hard mask material is used, the selectivity is slightly improved compared to the photoresist, but the breakthrough improvement is difficult, and it is very difficult to deposit a thick hard mask on the lower capacitor structure.
그러므로 고밀도 Fe-RAM을 제작하기 위해서는 이러한 문제점들이 해결되어야 할 것이다.Therefore, these problems must be solved in order to manufacture high density Fe-RAM.
종래 기술에 따른 강유전체 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.There is a problem in the ferroelectric capacitor manufacturing method according to the prior art as follows.
종래에는 구조적인 단차로 인하여 건식 식각 공정이 매우 어려우며 평탄화 공정 등을 추가해야 하므로 공정이 복잡하다.Conventionally, the dry etching process is very difficult due to the structural step, and the process is complicated because it is necessary to add a planarization process.
본 발명은 이와 같은 문제들을 해결하기 위한 것으로, 단차의 유무에 상관 없이 간단하게 안정된 커패시터를 제조할 수 있는 강유전체 커패시터 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such problems, and an object thereof is to provide a method of manufacturing a ferroelectric capacitor capable of simply manufacturing a stable capacitor with or without a step difference.
도 1은 일반적인 Fe-RAM 구조를 보여주는 도면1 shows a general Fe-RAM structure
도 2는 단차가 있는 영역에 형성된 강유전체 커패시터를 보여주는 도면2 shows a ferroelectric capacitor formed in a stepped region
도 3a 내지 3d는 본 발명에 따른 강유전체 커패시터 제조공정을 보여주는 도면3a to 3d are views showing a ferroelectric capacitor manufacturing process according to the present invention
도 4a 및 도 4b는 TiO2식각 정지층을 사용한 본 발명과 TiO2식각 정지층이 없는 종래 기술을 비교한 도면Figures 4a and 4b is a graph comparing the present invention and TiO 2 prior art there is no etch stop layer using the etch stop layer TiO 2
도 5는 본 발명의 상부전극/강유전체층/하부전극을 일괄 식각한 후의 모습을 보여주는 사진FIG. 5 is a photograph showing a state after collectively etching the upper electrode / ferroelectric layer / lower electrode of the present invention. FIG.
도 6은 토폴로지 측면에서 단차를 가지고 있는 시료를 상부전극/강유전체층/하부전극을 일괄 식각한 후를 보여주는 사진FIG. 6 is a photograph illustrating a process of collectively etching an upper electrode / ferroelectric layer / lower electrode of a sample having a step in terms of topology
도 7은 건식 식각 공정전, 건식 식각 공정후, 그리고 열처리(annealing)후 일때의 강유전체 P-E 특성을 비교한 그래프FIG. 7 is a graph comparing ferroelectric P-E characteristics before dry etching, after dry etching, and after annealing. FIG.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11 : 기판 12 : 식각 정지층11 substrate 12 etch stop layer
13 : 하부전극 14 : 강유전체층13 lower electrode 14 ferroelectric layer
15 : 상부전극 16 : 마스크층15: upper electrode 16: mask layer
본 발명에 따른 강유전체 커패시터 제조방법의 특징은 기판 위에 TiO2식각 정지층, 하부전극, 강유전체층, 상부전극, 마스크층을 순차적으로 형성하는 제 1 단계와, 마스크층을 소정 형상으로 패터닝하는 제 2 단계와, 상부전극, 강유전체층, 하부전극을 한 번에 식각하여 TiO2식각 정지층을 노출시키는 제 3 단계와, 노출된 TiO2식각 정지층 및 마스크층을 제거하는 제 4 단계로 이루어지는데 있다.The ferroelectric capacitor manufacturing method according to the present invention is characterized by a first step of sequentially forming a TiO 2 etch stop layer, a lower electrode, a ferroelectric layer, an upper electrode, and a mask layer on a substrate, and a second pattern of patterning the mask layer into a predetermined shape. And a third step of exposing the TiO 2 etch stop layer by etching the upper electrode, the ferroelectric layer, and the lower electrode at once, and a fourth step of removing the exposed TiO 2 etch stop layer and the mask layer. .
상기와 같은 특징을 갖는 본 발명에 따른 강유전체 커패시터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, the ferroelectric capacitor manufacturing method according to the present invention having the characteristics as described above are as follows.
본 발명의 개념은 식각 공정시 Cl2/O2가스 분위기에서 식각율이 낮은 Ti 마스크층과 TiO2식각정지층을 이용하여 상부전극, 강유전체층, 하부전극을 일괄적으로 식각함으로써, 단차에 영향을 받지 않고 공정을 단순화시키는데 있다.The concept of the present invention is to etch the upper electrode, the ferroelectric layer, and the lower electrode by using a Ti mask layer and a TiO 2 etch stop layer having a low etch rate in the Cl 2 / O 2 gas atmosphere during the etching process, thereby affecting the step difference To simplify the process without receiving.
도 3a 내지 3d는 본 발명에 따른 강유전체 커패시터 제조공정을 보여주는 도면으로서, 도 3a에 도시된 바와 같이, 먼저 기판(11) 위에 식각 정지층(12), 하부전극(13), 강유전체층(14), 상부전극(15), 마스크층(16)을 순차적으로 형성한다.3A to 3D illustrate a process of manufacturing a ferroelectric capacitor according to the present invention. As shown in FIG. 3A, an etch stop layer 12, a lower electrode 13, and a ferroelectric layer 14 are first formed on a substrate 11. The upper electrode 15 and the mask layer 16 are sequentially formed.
여기서, 식각 정지층(12)의 두께는 식각될 막의 두께를 고려하여 결정한다.Here, the thickness of the etch stop layer 12 is determined in consideration of the thickness of the film to be etched.
또한, 식각 정지층(12)은 TiO2로 이루어지며, 마스크층(16)은 Ti로 이루어진다.In addition, the etch stop layer 12 is made of TiO 2 , the mask layer 16 is made of Ti.
TiO2와 Ti를 식각정지층 및 마스크층으로 사용하는 이유에 대해서는 후술하기로 한다.The reason for using TiO 2 and Ti as an etch stop layer and a mask layer will be described later.
이어, 도 3b에 도시된 바와 같이 포토리소그래피 방법을 사용하여 마스크층(16)을 소정 형상으로 패터닝한다.Subsequently, the mask layer 16 is patterned into a predetermined shape using a photolithography method as shown in FIG. 3B.
여기서, 사용되는 포토레지스트는 AZ1512이고, 소프트 베이킹(soft baking)은 약 90℃의 온도로 약 90초간 실시하며, 현상 후 하드 베이킹(hard baking)은 약 110℃의 온도로 약 3 분간 핫 플레이트 오븐(hot plate oven)에서 실시한다.Here, the photoresist used is AZ1512, soft baking for about 90 seconds at a temperature of about 90 ℃, hard baking after development for about 3 minutes at a temperature of about 110 ℃ hot plate oven In a hot plate oven.
그리고, 도 3c에 도시된 바와 같이, 상부전극(15), 강유전체층(14), 하부전극(13)을 일괄적으로 한 번에 식각하여 식각 정지층(12)을 노출시킨다.As illustrated in FIG. 3C, the upper electrode 15, the ferroelectric layer 14, and the lower electrode 13 are collectively etched at once to expose the etch stop layer 12.
여기서, 식각시 ICP(Inductively Coupled Plasma) 에춰(etcher)를 이용하며, Cl2/O2가스 분위기에서 식각한다.Here, the etching is performed using an Inductively Coupled Plasma (ICP) etchant and etching in a Cl 2 / O 2 gas atmosphere.
이어, 도 3d에 도시된 바와 같이, 노출된 식각 정지층(12) 및 마스크층(16)을 제거하여 강유전체 커패시터를 제작한다.Subsequently, as illustrated in FIG. 3D, the exposed etch stop layer 12 and the mask layer 16 are removed to fabricate a ferroelectric capacitor.
여기서, 식각 정지층(12)은 ICP 에춰로 제거되며, 마스크층(16)은 상온에서 SC1(H2O2: NH4OH : H2O = 1 : 1 : 5)을 이용하여 제거한다.Here, the etch stop layer 12 is removed by ICP, and the mask layer 16 is removed using SC1 (H 2 O 2 : NH 4 OH: H 2 O = 1: 1: 5) at room temperature.
이와 같이 제작된 본 발명의 강유전체 커패시터는 한 번에 식각 공정이 이루어지므로 공정이 간단하고 커패시터 하부 영역에 구조적으로 단차가 있다 할지라도 공정이 용이하다.Since the ferroelectric capacitor of the present invention manufactured as described above is etched at once, the process is simple and easy even if there is a structural step in the lower region of the capacitor.
그 이유는 Cl2/O2가스 분위기에서 상부전극, 강유전체, 하부전극을 식각할 때, Cl2/O2가스 분위기에서 식각 정지층과 마스크층에 사용되는 TiO2와 Ti가 식각율이 매우 낮기 때문이다.The reason is that Cl 2 / O 2 gas in the atmosphere to etch the upper electrode, ferroelectric, a lower electrode, Cl 2 / O 2 is TiO 2 and Ti have etch rate used in the gas atmosphere, an etching stop layer and the masking layer at a very low Because.
즉, 하기의 표 1을 보면 이를 잘 알 수 있다.That is, it can be seen well from Table 1 below.
상기 표 1에 도시된 바와 같이, TiO2와 Ti가 Cl2/O2가스 분위기에서 식각율이 매우 낮음을 알 수 있으며, 이러한 특성은 TiO2와 Ti를 Cl2/O2가스 분위기에서 식각 정지층이나 마스크층으로 사용할 수 있음을 보여주고 있다.As shown in Table 1, the TiO 2 and Ti can know the etching rate is very low in Cl 2 / O 2 gas atmosphere, this characteristic is an etch stop for TiO 2 and Ti in a Cl 2 / O 2 gas atmosphere. It can be used as a layer or a mask layer.
도 4a 및 도 4b는 TiO2식각 정지층을 사용한 본 발명과 TiO2식각 정지층이 없는 종래 기술을 비교한 도면으로서, 도 4a는 상부전극/강유전체층/하부전극을 일괄 식각한 경우를 비교한 도면이고, 도 4b는 Ti 마스크층을 제거한 후를 비교한 도면이다.Figures 4a and 4b are views comparing the present invention and TiO 2 prior art there is no etch stop layer with TiO 2 etching stop layer, Figure 4a is a comparison of the case of bulk etching the upper electrode / ferroelectric layer / lower electrode It is a figure and FIG. 4B is a figure compared after removing a Ti mask layer.
도 4a 및 도 4b에 도시된 바와 같이, TiO2식각 정지층을 사용하지 않은 종래의 경우는 심한 오버 에치(over etch)가 발생한다.As shown in FIGS. 4A and 4B, a severe over etch occurs in the conventional case without using the TiO 2 etch stop layer.
도 5는 본 발명의 상부전극/강유전체층/하부전극을 일괄 식각한 후의 모습을 보여주는 사진으로서, 도 5에 도시된 바와 같이, 식각 후 잔류물이 형성되지 않았고 전극 Pt의 재증착에 의한 펜스(fence)도 형성되지 않았다.FIG. 5 is a photograph showing a state after collectively etching the upper electrode / ferroelectric layer / lower electrode of the present invention. As shown in FIG. 5, no residue is formed after etching and the fence may be formed by redeposition of the electrode Pt ( No fence was formed.
식각 후, 경사면의 기울기는 약 70도를 보여주고 있는데, 이러한 식각 특성은 고밀도(1기가-비트 이상)의 Fe-RAM용 커패시터를 형성하는데 적용 가능한 건식 식각 공정인 것으로 판단된다.After etching, the slope of the inclined surface shows about 70 degrees, which is considered to be a dry etching process applicable to forming a capacitor for Fe-RAM having a high density (more than 1 gigabit).
도 6은 토폴로지 측면에서 단차를 가지고 있는 시료를 상부전극/강유전체층/하부전극을 일괄 식각한 후를 보여주는 사진으로서, 도 6에 도시된 바와 같이, 식각 정지층이 없는 경우, 단차가 낮은 부분의 측벽에 하부전극의 잔류물이 남아 있는 것을 볼 수 있다.FIG. 6 is a photograph illustrating a process of collectively etching the upper electrode / ferroelectric layer / lower electrode of a sample having a step in terms of topology, and as shown in FIG. 6, when there is no etch stop layer, It can be seen that residues of the lower electrode remain on the sidewalls.
이것은 단차의 크기가 커지면 식각율의 차이도 커진다는 것을 의미하며, 이러한 식각율의 차이는 단차의 골이 깊은 곳에서는 플라즈마 내에 있는 이온의 도달 확률이 낮아지기 때문이다.This means that as the size of the step increases, the difference in the etching rate also increases, and this difference in etching rate decreases the probability of reaching the ions in the plasma in the deep valley of the step.
또한, 잔류물의 모양이 낟알(granular) 모양인 것은 PZT와 같은 강유전체가 식각될 때, 그레인 바운더리(grain boundary)를 따라 좀 더 빨리 식각이 진행되기 때문인 것으로 판단된다.In addition, it is determined that the residue has a granular shape because the etching proceeds faster along the grain boundary when the ferroelectric such as PZT is etched.
이러한 잔류물의 제거는 식각 정지층을 사용할 경우, 충분한 오버 에치가 가능하므로 깨끗하게 제거할 수 있다.Removal of these residues can be done cleanly with sufficient etch through the use of an etch stop layer.
도 7은 건식 식각 공정전, 건식 식각 공정후, 그리고 열처리(annealing)후 일때의 강유전체 P-E 특성을 비교한 그래프이다.7 is a graph comparing ferroelectric P-E characteristics before a dry etching process, after a dry etching process, and after annealing.
도 7에 도시된 바와 같이, 식각 공정을 거치면 Pr(잔류 분극)값이 작아지고 이력 곡선 자체가 편이하는 것을 알 수 있다.As shown in FIG. 7, it can be seen that through the etching process, the Pr (residual polarization) value decreases and the hysteresis curve itself shifts.
또한, 이러한 편이 특성은 급속 열처리(rapid thermal annealing) 공정을 통해 회복되는 것을 알 수 있다.In addition, it can be seen that this shift characteristic is recovered through a rapid thermal annealing process.
본 발명에 따른 강유전체 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.In the ferroelectric capacitor manufacturing method according to the present invention has the following effects.
첫째, 건식 식각 공정시 TiO2식각 정지층을 사용함으로써, 구조적으로 단차의 존재 유무와 상관 없이 용이하게 강유전체 커패시터를 제작할 수 있다.First, by using the TiO 2 etch stop layer in the dry etching process, it is possible to easily produce a ferroelectric capacitor regardless of the presence or absence of a step.
둘째, 하나의 마스크를 이용하여 일괄적으로 상부전극/강유전체층/하부전극을 식각할 수 있으므로 공정이 간단하다.Second, since the upper electrode / ferroelectric layer / lower electrode can be etched collectively using one mask, the process is simple.
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