KR100406795B1 - 내부 전지들의 전류 특성들이 균일화된 전지팩 - Google Patents

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Abstract

본 발명에 따른 전지팩에서는, 제1 내지 제n 이차 전지들이 팩 출력 단자들의 위치로부터 순서대로 적층된다. 또한, 제n+2 및 제n+1 이차 전지들이 팩 출력 단자들의 위치로부터 순서대로 제1 내지 제n 전지들의 배열 방향과 수직한 방향으로 일렬로 위치한다. 제n+2 및 제n+1 이차 전지들의 제1 극성 단자들은 서로 접속된다. 제1 극성과 반대 극성인 제2 극성의 팩 출력 단자, 제n, 제n+1 및 제n+2 전지들의 제2 극성의 단자들은 도체에 의하여 공통 연결된다. 여기서, 제n+2 및 제n+1 전지들의 제2 극성의 단자들이 제1 도체에 의하여 서로 연결된다. 제1 도체의 제1 분기 지점으로부터 제2 도체가 제2 극성의 팩 출력 단자에 연결된다. 제1 및 제2 극성의 팩 출력 단자들 사이의 제n+2 및 제n+1 전지들의 각 전류 통로상의 저항값들의 차이가 최소화되도록 상기 제1 도체의 제1 분기 지점이 설정된다.

Description

내부 전지들의 전류 특성들이 균일화된 전지팩{Battery-pack where current characteristics of internal batteries are equalized}
본 발명은, 전지팩에 관한 것으로서, 보다 상세하게는, 노트북 피시(Personal Computer) 등의 휴대용 전자 기기에 사용되는 전지 예를 들어, 스마트 전지(smart battery)에 포함된 전지팩에 관한 것이다.
도 1은 종래의 스마트 전지(1)의 전지팩(11)의 결선 구조를 보여준다. 도 2는 도 1의 결선 구조에 상응하는 등가 회로를 보여준다. 도 3은 도 1의 결선 구조에 상응하는 저항 등가 회로를 보여준다.
도 1 내지 3을 참조하면, 종래의 스마트 전지(1)는 스마트 회로 모듈(10)과 전지팩(11)을 포함한다. 전지팩(11)으로부터의 음극 출력 단자는 스마트 전지(1)의 음극 단자(B-)에 접속된다. 또한, 전지팩(11)으로부터의 8 볼트(V) 양극 출력 단자는 스마트 전지(1)의 8 볼트(V) 양극 단자(8B+)에 접속된다. 그리고, 전지팩(11)으로부터의 12 볼트(V) 양극 출력 단자는 스마트 전지(1)의 12 볼트(V) 양극 단자(12B+)에 접속된다. 스마트 회로 모듈(10)의 출력 단자들에 있어서, 12 볼트(V) 양극 단자(12B+)와 연결되는 양극 출력 단자(P+), 음극 단자(B-)와 연결되는 음극 출력 단자(P-), 클럭 단자(C), 데이터 단자(D) 및 온도 단자(T)가 구비된다.
전지팩(11)에 있어서, 제1 내지 제7 이차 전지들(B1,...,B7)은 스마트 회로 모듈(10)의 전원 입력 단자들(B-,8B+,12B+)과 접속된 팩 출력 단자들의 위치로부터순서대로 적층된다. 제1 내지 제3 이차 전지들(B1,B2,B3)의 양극 단자들은 한 도체에 의하여 공통 연결되어 스마트 회로 모듈(10)의 12 볼트(V) 양극 단자(12B+)에 접속된다. 여기서, 제1 내지 제3 이차 전지들(B1,B2,B3)의 양극 단자들의 공통 접속 영역이 도체의 대부분을 차지하므로, 이 도체의 내부 저항은 전류 통로들과 관련하여 고려되어야 할 정도로 크지 않다. 또한, 제1 내지 제3 이차 전지들(B1,B2,B3)의 음극 단자들과 제4 내지 제6 이차 전지들(B4,B5,B6)의 양극 단자들은 한 도체에 의하여 공통 연결되어 스마트 회로 모듈(10)의 8 볼트(V) 양극 단자(8B+)에 접속된다. 여기서, 제1 내지 제3 이차 전지들(B1,B2,B3)의 음극 단자들과 제4 내지 제6 이차 전지들(B4,B5,B6)의 양극 단자들의 공통 접속 영역이 도체의 대부분을 차지하므로, 이 도체의 내부 저항은 전류 통로들과 관련하여 고려되어야 할 정도로 크지 않다.
제9 및 제8 이차 전지들(B9,B8)은 팩 출력 단자들의 위치로부터 순서대로 제1 내지 제7 이차 전지들(B1,...,B7)의 배열 방향과 수직한 방향으로 일렬로 위치한다. 제9 및 제8 이차 전지들(B9,B8)의 양극 단자들, 제4 내지 제6 이차 전지들(B4,B5,B6)의 음극 단자들, 및 제7 이차 전지(B7)의 양극 단자는 각형(角形)의 제2 도체(L2)에 의하여 공통 연결된다. 여기서, 제4 내지 제6 이차 전지들(B4,B5,B6)의 음극 단자들, 및 제7 이차 전지(B7)의 양극 단자들의 공통 접속 영역이 각형의 제2 도체(L2)의 수직부의 대부분을 차지하므로, 이 수직부의 내부 저항은 전류 통로들과 관련하여 고려되어야 할 정도로 크지 않다. 하지만, 각형의 제2 도체(L2)의 수평부는 그렇지 못하므로, 이 수평부의 내부 저항은 전류 통로들과 관련하여 큰 영향을 미친다. 한편, 제7, 제8 및 제9 이차 전지들(B7,B8,B9)의 음극 단자들은 제1 도체(L1)에 의하여 공통 연결된다. 여기서, 다른 도체들에 비하여 가장 긴 제1 도체(L1)의 대부분은 제9 이차 전지(B9)의 음극 단자의 접속 영역과 제8 이차 전지(B8)의 음극 단자의 접속 영역 사이에 있다. 이에 따라, 제1 도체(L1)의 내부 저항은 전류 통로들과 관련하여 가장 큰 영향을 미친다.
도 3을 참조하면, 스마트 회로 모듈(10)의 12 볼트(V) 양극 단자(12B+)로부터 음극 단자(B-)로 흐르는 전류 통로는 각 이차 전지(B1,...,B9)에 대하여 아래의 표 1과 같이 9 가지로 분기된다.
이차 전지 전류 통로
B1 12B+ -> B1 -> (B4,B5,B6) -> R2 -> B9 ->B-
B2 12B+ -> B2 -> (B4,B5,B6) -> R2 -> B9 ->B-
B3 12B+ -> B3 -> (B4,B5,B6) -> R2 -> B9 ->B-
B4 12B+ -> (B1,B2,B3) -> B4 -> R2 -> B9 ->B-
B5 12B+ -> (B1,B2,B3) -> B5 -> R2 -> B9 ->B-
B6 12B+ -> (B1,B2,B3) -> B6 -> R2 -> B9 ->B-
B7 12B+ -> (B1,B2,B3) -> (B4,B5,B6) -> B7 -> R1 -> B-
B8 12B+ -> (B1,B2,B3) -> (B4,B5,B6) -> R2 -> B8 -> R1 -> B-
B9 12B+ -> (B1,B2,B3) -> (B4,B5,B6) -> R2 -> B9 -> B-
위 표 1에서 제1 도체(L2)의 내부 저항은 제2 도체(L2)의 내부 저항보다 크다. 따라서, 위 표 1을 참조하면, 제8 이차 전지(B8)의 전류 통로상의 저항이 가장 크고, 제7 이차 전지(B7)의 전류 통로상의 저항이 두번째로 크며, 제9 이차 전지(B9)의 전류 통로상의 저항이 세번째로 크고, 나머지 제1 내지 제6 이차 전지들(B1,...,B6) 각각의 전류 통로상의 저항이 가장 적다.
이에 따라, 단순한 내부 결선에 의한 종래의 전지팩(11)에 의하면, 제8 이차 전지(B8)의 충방전 성능이 가장 떨어지고 그 수명이 가장 짧아지므로, 전지팩(11)을 포함한 스마트 전지(1)의 성능이 떨어지고 그 수명이 짧아지는 문제점이 있다.
본 발명의 목적은, 그 내부 전지들의 전류 특성들이 균일화됨으로 인하여 그 충방전 성능 및 수명이 개선될 수 있는 전지팩을 제공하는 것이다.
도 1은 종래의 스마트 전지의 전지팩의 결선 구조를 보여주는 일측 단면도이다.
도 2는 도 1의 결선 구조에 상응하는 등가 회로를 보여주는 도면이다.
도 3은 도 1의 결선 구조에 상응하는 저항 등가 회로를 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 의한 스마트 전지의 전지팩의 결선 구조를 보여주는 일측 단면도이다.
도 5는 도 4의 결선 구조에 상응하는 등가 회로를 보여주는 도면이다.
도 6은 도 4의 결선 구조에 상응하는 저항 등가 회로를 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 4...스마트 전지, 10...스마트 회로 모듈,
11, 41...전지 팩, B1, ..., B9...이차 전지,
B-...음극 단자, 8B+...8 볼트(V) 양극 단자,
12B+...12 볼트(V) 양극 단자, L1, L2, L11, L12, L13...연결 도체,
R1, R2, R11a, R11b, R11c, R12, R13...도체 저항,
N1, N2...분기 지점.
상기 목적을 달성하기 위한 본 발명의 전지팩에서는, 제1 내지 제n(n은 2 이상의 정수) 이차 전지들이 팩 출력 단자들의 위치로부터 순서대로 적층된다. 또한, 제n+2 및 제n+1 이차 전지들이 팩 출력 단자들의 위치로부터 순서대로 상기 제1 내지 제n 전지들의 배열 방향과 수직한 방향으로 일렬로 위치한다. 상기 제n+2 및 제n+1 이차 전지들의 제1 극성 단자들은 서로 접속된다. 상기 제1 극성과 반대 극성인 제2 극성의 팩 출력 단자, 상기 제n, 제n+1 및 제n+2 전지들의 상기 제2 극성의 단자들은 도체에 의하여 공통 연결된다. 여기서, 상기 제n+2 및 제n+1 전지들의 상기 제2 극성의 단자들이 제1 도체에 의하여 서로 연결된다. 상기 제1 도체의 제1 분기 지점으로부터 제2 도체가 상기 제2 극성의 팩 출력 단자에 연결된다. 상기 제1 및 제2 극성의 팩 출력 단자들 사이의 상기 제n+2 및 제n+1 전지들의 각 전류 통로상의 저항값들의 차이가 최소화되도록 상기 제1 도체의 제1 분기 지점이 설정된다.
본 발명의 상기 전지팩에 의하면, 상기 팩 출력 단자들 사이의 상기 이차 전지들 각각의 전류 통로상의 저항값들의 차이가 최소화될 수 있다. 이에 따라, 상기 이차 전지들의 전류 특성들이 균일화됨으로 인하여 그 충방전 성능 및 수명이 개선될 수 있다.
바람직하게는, 상기 제1 도체의 제2 분기 지점으로부터 제3 도체가 상기 제n 전지의 상기 제2 극성의 단자에 연결된다. 여기서, 상기 제1 및 제2 극성의 팩 출력 단자들 사이의 상기 제n+1 및 제n 전지들의 각 전류 통로상의 저항값들의 차이가 최소화되도록 상기 제1 도체의 제2 분기 지점이 설정된다. 이에 따라, 상기 제1 및 제2 극성의 팩 출력 단자들 사이의 상기 이차 전지들 각각의 전류 통로상의 저항값들의 차이를 더욱 최소화할 수 있다.
이하 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 4는 본 발명의 일 실시예에 의한 스마트 전지(4)의 전지팩(41)의 결선 구조를 보여준다. 도 5는 도 4의 결선 구조에 상응하는 등가 회로를 보여준다. 도 6은 도 4의 결선 구조에 상응하는 저항 등가 회로를 보여준다.
도 4 내지 6을 참조하면, 본 발명에 따른 스마트 전지(4)는 스마트 회로 모듈(10)과 전지팩(41)을 포함한다. 전지팩(41)으로부터의 음극 출력 단자는 스마트 전지(4)의 음극 단자(B-)에 접속된다. 또한, 전지팩(41)으로부터의 8 볼트(V) 양극 출력 단자는 스마트 전지(4)의 8 볼트(V) 양극 단자(8B+)에 접속된다. 그리고, 전지팩(41)으로부터의 12 볼트(V) 양극 출력 단자는 스마트 전지(4)의 12 볼트(V) 양극 단자(12B+)에 접속된다. 스마트 회로 모듈(10)의 출력 단자들에 있어서, 12 볼트(V) 양극 단자(12B+)와 연결되는 양극 출력 단자(P+), 음극 단자(B-)와 연결되는 음극 출력 단자(P-), 클럭 단자(C), 데이터 단자(D) 및 온도 단자(T)가 구비된다.
본 발명에 따른 전지팩(41)에 있어서, 제1 내지 제7 이차 전지들(B1,...,B7)은 스마트 회로 모듈(10)의 전원 입력 단자들(B-,8B+,12B+)과 접속된 팩 출력 단자들의 위치로부터 순서대로 적층된다. 제1 내지 제3 이차 전지들(B1,B2,B3)의 양극 단자들은 한 도체에 의하여 공통 연결되어 스마트 회로 모듈(10)의 12 볼트(V) 양극 단자(12B+)에 접속된다. 여기서, 제1 내지 제3 이차 전지들(B1,B2,B3)의 양극 단자들의 공통 접속 영역이 도체의 대부분을 차지하므로, 이 도체의 내부 저항은 전류 통로들과 관련하여 고려되어야 할 정도로 크지 않다. 또한, 제1 내지 제3 이차 전지들(B1,B2,B3)의 음극 단자들과 제4 내지 제6 이차 전지들(B4,B5,B6)의 양극 단자들은 한 도체에 의하여 공통 연결되어 스마트 회로 모듈(10)의 8 볼트(V) 양극 단자(8B+)에 접속된다. 여기서, 제1 내지 제3 이차 전지들(B1,B2,B3)의 음극 단자들과 제4 내지 제6 이차 전지들(B4,B5,B6)의 양극 단자들의 공통 접속 영역이 도체의 대부분을 차지하므로, 이 도체의 내부 저항은 전류 통로들과 관련하여 고려되어야 할 정도로 크지 않다.
제9 및 제8 이차 전지들(B9,B8)은 팩 출력 단자들의 위치로부터 순서대로 제1 내지 제7 이차 전지들(B1,...,B7)의 배열 방향과 수직한 방향으로 일렬로 위치한다. 제9 및 제8 이차 전지들(B9,B8)의 양극 단자들, 제4 내지 제6 이차 전지들(B4,B5,B6)의 음극 단자들, 및 제7 이차 전지(B7)의 양극 단자는 각형의 제2 도체(L2)에 의하여 공통 연결된다. 여기서, 제4 내지 제6 이차 전지들(B4,B5,B6)의 음극 단자들, 및 제7 이차 전지(B7)의 양극 단자들의 공통 접속 영역이 각형의 제2 도체(L2)의 수직부의 대부분을 차지하므로, 이 수직부의 내부 저항은 전류 통로들과 관련하여 고려되어야 할 정도로 크지 않다. 하지만, 각형의 제2 도체(L2)의 수평부는 그렇지 못하므로, 이 수평부의 내부 저항은 전류 통로들과 관련하여 큰 영향을 미친다.
제9 및 제8 이차 전지들(B9,B8)의 음극 단자들은 제1 도체(L1)에 의하여 서로 연결된다. 제1 도체(L1)의 제1 분기 지점(N1)으로부터 제2 도체(L12)가 스마트 회로 모듈(10)의 음극 단자(B-)에 연결된다. 여기서, 제1 분기 지점(N1)은, 스마트 회로 모듈(10)의 12 볼트(V) 양극 단자(12B+)와 음극 단자(B-) 사이의 제9 및 제8 전지들(B9,B8)의 각 전류 통로상의 저항값들의 차이가 최소화되도록 설정된다. 한편, 제1 도체(L1)의 제2 분기 지점(N2)으로부터 제3 도체(L13)가 제7 전지(B7)의 음극 단자에 연결된다. 여기서, 제2 분기 지점(N2)은, 스마트 회로 모듈(10)의 12 볼트(V) 양극 단자(12B+)와 음극 단자(B-) 사이의 제8 및 제7 전지들(B8,B7)의 각 전류 통로상의 저항값들의 차이가 최소화되도록 설정된다.
도 6을 참조하면, 스마트 회로 모듈(10)의 12 볼트(V) 양극 단자(12B+)로부터 음극 단자(B-)로 흐르는 전류 통로는 각 이차 전지(B1,...,B9)에 대하여 아래의 표 2와 같이 9 가지로 분기된다.
이차 전지 전류 통로
B1 12B+ -> B1 -> (B4,B5,B6) -> R2 -> B9 -> R11a -> R12 -> B-
B2 12B+ -> B2 -> (B4,B5,B6) -> R2 -> B9 -> R11a -> R12 -> B-
B3 12B+ -> B3 -> (B4,B5,B6) -> R2 -> B9 -> R11a -> R12 -> B-
B4 12B+ -> (B1,B2,B3) -> B4 -> R2 -> B9 -> R11a -> R12 -> B-
B5 12B+ -> (B1,B2,B3) -> B5 -> R2 -> B9 -> R11a -> R12 -> B-
B6 12B+ -> (B1,B2,B3) -> B6 -> R2 -> B9 -> R11a -> R12 -> B-
B7 12B+ -> (B1,B2,B3) -> (B4,B5,B6) -> B7 -> R13 -> R11b -> R12 -> B-
B8 12B+ -> (B1,B2,B3) -> (B4,B5,B6) -> R2 -> B8 -> R11c ->R11b -> R12 -> B-
B9 12B+ -> (B1,B2,B3) -> (B4,B5,B6) -> R2 -> B9 -> R11a -> R12 -> B-
위 표 2를 참조하면, 제1 도체(L1)의 제1 분기 지점(N1)으로부터 제2도체(L12)가 스마트 회로 모듈(10)의 음극 단자(B-)에 연결됨으로 인하여, 제1 내지 제6 이차 전지들(B1,...,B6) 및 제9 이차 전지(B9)의 각 전류 통로상에 도체의 내부 저항 R11a 및 R12가 추가된다. 즉, 제1 내지 제6 이차 전지들(B1,...,B6) 및 제9 이차 전지(B9)의 각 전류 통로상의 저항값이 현저하게 증대된다. 하지만, 제8 이차 전지(B8)의 전류 통로상의 저항값은 미세하게 증대된다. 이에 따라, 제1 내지 제6 이차 전지들(B1,...,B6) 및 제9 이차 전지(B9)의 각 전류 통로상의 저항값과, 제8 이차 전지(B8)의 전류 통로상의 저항값의 차이가 줄어든다. 이 저항값들의 차이는 제1 분기 지점(N1)의 위치가 조정됨에 의하여 최소화될 수 있다.
아울러, 제1 도체(L1)의 제2 분기 지점(N2)으로부터 제3 도체(L13)가 제7 전지(B7)의 음극 단자에 연결됨으로 인하여, 제7 이차 전지(B7)의 전류 통로상의 저항값이 상당히 증대된다. 하지만, 제8 이차 전지(B8)의 전류 통로상의 저항값은 미세하게 증대된다. 이에 따라, 제7 이차 전지(B7)의 전류 통로상의 저항값과 제8 이차 전지(B8)의 전류 통로상의 저항값의 차이가 줄어든다. 이 저항값들의 차이는 제2 분기 지점(N2)의 위치가 조정됨에 의하여 최소화될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 전지팩에 의하면, 팩 출력 단자들 사이의 이차 전지들 각각의 전류 통로상의 저항값들의 차이가 최소화될 수 있다. 이에 따라, 상기 이차 전지들의 전류 특성들이 균일화됨으로 인하여 그 충방전 성능 및 수명이 개선될 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 상상및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (2)

  1. 제1 내지 제n(n은 2 이상의 정수) 이차 전지들이 팩 출력 단자들의 위치로부터 순서대로 적층되고, 제n+2 및 제n+1 이차 전지들이 팩 출력 단자들의 위치로부터 순서대로 상기 제1 내지 제n 전지들의 배열 방향과 수직한 방향으로 일렬로 위치하며, 상기 제n+2 및 제n+1 이차 전지들의 제1 극성 단자들이 서로 접속되고, 상기 제1 극성과 반대 극성인 제2 극성의 팩 출력 단자, 상기 제n, 제n+1 및 제n+2 전지들의 상기 제2 극성의 단자들이 도체에 의하여 공통 연결된 전지팩에 있어서,
    상기 제n+2 및 제n+1 전지들의 상기 제2 극성의 단자들이 제1 도체에 의하여 서로 연결되고, 상기 제1 도체의 제1 분기 지점으로부터 제2 도체가 상기 제2 극성의 팩 출력 단자에 연결되며, 상기 제1 및 제2 극성의 팩 출력 단자들 사이의 상기 제n+2 및 제n+1 전지들의 각 전류 통로상의 저항값들의 차이가 최소화되도록 상기 제1 도체의 제1 분기 지점이 설정되는 전지팩.
  2. 제1항에 있어서,
    상기 제1 도체의 제2 분기 지점으로부터 제3 도체가 상기 제n 전지의 상기 제2 극성의 단자에 연결되고, 상기 제1 및 제2 극성의 팩 출력 단자들 사이의 상기 제n+1 및 제n 전지들의 각 전류 통로상의 저항값들의 차이가 최소화되도록 상기 제1 도체의 제2 분기 지점이 설정되는 전지팩.
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