KR100400629B1 - Circuit device and method of manufacturing the same - Google Patents
Circuit device and method of manufacturing the same Download PDFInfo
- Publication number
- KR100400629B1 KR100400629B1 KR10-2001-0007482A KR20010007482A KR100400629B1 KR 100400629 B1 KR100400629 B1 KR 100400629B1 KR 20010007482 A KR20010007482 A KR 20010007482A KR 100400629 B1 KR100400629 B1 KR 100400629B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive
- conductive path
- circuit element
- insulating resin
- separation groove
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Abstract
프린트 기판, 세라믹 기판, 플렉시블 시트 등이 지지 기판으로서 회로 소자가 실장된 회로 장치가 있다. 그러나 이들 지지 기판은 본래 불필요한 여분의 재료이다. 또한, 지지 기판의 두께가 회로 장치를 대형화하는 문제도 있었다.A printed circuit board, a ceramic substrate, a flexible sheet, etc. are the circuit apparatus in which the circuit element was mounted as a support substrate. However, these supporting substrates are inherently unnecessary extra materials. Moreover, there also existed a problem that the thickness of a support substrate enlarges a circuit device.
도전박(60)에 분리홈(54)을 형성한 후, 회로 소자를 플립 칩 방식으로 실장하고, 이 도전박(60)을 지지 기판으로서 절연성 수지(50)를 피착시켜 반전한 후, 이번에는 절연성 수지(50)를 지지 기판으로서 도전박을 연마하여 도전로로서 분리하고 있다. 따라서, 지지 기판을 채용하지 않고도 도전로(51), 회로 소자(52)가 절연성 수지(50)에 지지된 회로 장치를 실현할 수 있다.After the separation grooves 54 are formed in the conductive foil 60, the circuit elements are mounted in a flip chip method, and the conductive foil 60 is deposited by inverting the insulating resin 50 as a support substrate. The insulating resin 50 is polished as a support substrate and separated as a conductive path. Therefore, a circuit device in which the conductive path 51 and the circuit element 52 are supported by the insulating resin 50 can be realized without employing a support substrate.
Description
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 지지 기판을 필요로 하지 않는 박형의 회로 장치 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD This invention relates to a circuit device and its manufacturing method. Specifically, It is related with the thin circuit device which does not require a support substrate, and its manufacturing method.
종래, 전자 기기에 설치되는 회로 장치는 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에 소형화, 박형화, 경량화가 요구되고 있다.Background Art Conventionally, circuit devices installed in electronic devices are employed in mobile phones, portable computers, and the like, so that they are required to be smaller, thinner, and lighter.
회로 장치로서 반도체 장치를 예를 들어 진술하면, 일반적인 반도체 장치로서, 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는 도 15와 같이 프린트 기판 PS에 실장된다.As a circuit device, for example, a semiconductor device is mentioned. As a general semiconductor device, there is a packaged semiconductor device sealed with a conventional transfer mold. This semiconductor device is mounted on the printed circuit board PS as shown in FIG.
또한 이 패키지형 반도체 장치는 반도체 칩(2)의 주위를 수지층(3)으로 피복하고, 이 수지층(3)의 측부로부터 외부 접속용 리드 단자(4)가 도출된 것이다.In addition, this packaged semiconductor device covers the periphery of the semiconductor chip 2 with the resin layer 3, and the lead terminal 4 for external connection is derived from the side part of this resin layer 3.
그러나，이 패키지형 반도체 장치(1)는 리드 단자(4)가 수지층(3)으로부터 밖으로 나와 있고, 전체 사이즈가 커서 소형화, 박형화 및 경량화를 만족시킬 수 없었다.However, in this packaged semiconductor device 1, the lead terminal 4 extends out from the resin layer 3, and the overall size is large, and thus the size, thickness and weight cannot be satisfied.
그 때문에, 여러 회사가 경쟁하여 소형화, 박형화 및 경량화를 실현하기 위해 여러 가지 구조를 개발하고, 최근에는 CSP(Chip Size Package)라 불리는 칩 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되어 있다.As a result, several companies compete to develop various structures in order to realize miniaturization, thinning, and weight reduction, and in recent years, wafer-sized CSP equivalent to a chip size called a Chip Size Package (CSP), or a slightly larger size than the chip size. CSP is developed.
도 16은 지지 기판으로서 유리 에폭시 기판(5)을 채용한, 칩 사이즈보다도 약간 큰 CSP(6)를 도시하는 것이다. 여기서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 실장된 것으로서 설명한다.FIG. 16 shows the CSP 6 which is slightly larger than the chip size in which the glass epoxy substrate 5 is employed as the support substrate. Here, the transistor chip T is mounted on the glass epoxy substrate 5.
이 유리 에폭시 기판(5)의 표면에는 제1 전극(7), 제2 전극(8) 및 다이패드(9)가 형성되고, 이면에는 제1 이면 전극(10)과 제2 이면 전극(11)이 형성되어 있다. 그리고 관통 구멍 TH를 통해 상기 제1 전극(7)과 제1 이면 전극(10)이 제2 전극(8)과 제2 이면 전극(11)이 전기적으로 접속되어 있다. 또한 다이 패드(9)에는 상기 베어의 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(7)이 금속 세선(12)을 통해 접속되고, 트랜지스터의 베이스 전극과 제2 전극(8)이 금속 세선(12)을 통해 접속되어 있다. 또한, 트랜지스터 칩 T를 덮도록 유리 에폭시 기판(5)에 수지층(13)이 설치되어 있다.The first electrode 7, the second electrode 8, and the die pad 9 are formed on the surface of the glass epoxy substrate 5, and the first back electrode 10 and the second back electrode 11 are formed on the back surface of the glass epoxy substrate 5. Is formed. The first electrode 7 and the first back electrode 10 are electrically connected to the second electrode 8 and the second back electrode 11 through the through hole TH. In addition, the bare transistor chip T is fixed to the die pad 9, the emitter electrode and the first electrode 7 of the transistor are connected through the fine metal wire 12, and the base electrode and the second electrode 8 of the transistor 8 are connected. ) Is connected via the fine metal wire 12. Moreover, the resin layer 13 is provided in the glass epoxy board | substrate 5 so that the transistor chip T may be covered.
상기 CSP(6)는 유리 에폭시 기판(5)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용 이면 전극(10, 11)까지의 연장 구조가 간단하며, 저렴한 가격으로 제조할 수 있다는 장점을 갖는다.The CSP 6 adopts the glass epoxy substrate 5, but unlike the wafer scale CSP, the extension structure from the chip T to the back electrodes 10 and 11 for external connection is simple and can be manufactured at low cost. Has an advantage.
또한 상술한 CSP(6)는 도 15와 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는 전기 회로를 구성하는 전극, 배선이 설치되고, 상기 CSP(6), 패키지형 반도체 장치(1), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다.The CSP 6 described above is mounted on the printed board PS as shown in FIG. The printed circuit board PS is provided with electrodes and wirings constituting an electric circuit, and the CSP 6, the packaged semiconductor device 1, the chip resistor CR, the chip capacitor CC, and the like are electrically connected and fixed.
그리고, 이 프린트 기판에서 구성된 회로는 여러 세트 내에 부착된다.And the circuit constructed in this printed board is attached in several sets.
다음에, 이 CSP의 제조 방법을 도 17 및 도 18을 참조하여 설명한다. 또한, 도 18에서는 중앙의 유리 에폭시/플렉시블 기판이라고 하는 플로우도를 참조한다.Next, the manufacturing method of this CSP is demonstrated with reference to FIG. 17 and FIG. In addition, in FIG. 18, the flowchart which is called the center glass epoxy / flexible substrate is referred.
우선, 기재(지지 기판)로서 유리 에폭시 기판(5)을 준비하고, 이 양면에 절연성 접착제를 통해 동박(20, 21)을 압착시킨다 (이상 도 17의 (A) 참조).First, the glass epoxy substrate 5 is prepared as a base material (support substrate), and copper foil 20, 21 is crimped | bonded by the insulating adhesive on both surfaces (refer FIG. 17 (A) above).
계속해서, 제1 전극(7), 제2 전극(8), 다이 패드(9), 제1 이면 전극(10) 및 제2 이면 전극(11)에 대응하는 동박(20, 21)에 내 에칭성 레지스트(22)를 피복하고, 동박(20, 21)을 패터닝한다. 또한, 패터닝은 표면과 이면을 따로따로 하여도 좋다 (이상 도 17의 (B) 참조).Subsequently, etching is performed on the copper foils 20 and 21 corresponding to the first electrode 7, the second electrode 8, the die pad 9, the first back electrode 10, and the second back electrode 11. The resist resist 22 is covered, and the copper foils 20 and 21 are patterned. The patterning may be performed separately from the front and back surfaces (see FIG. 17B above).
계속해서, 드릴이나 레이저를 이용하여 관통 구멍 TH를 위한 구멍을 상기 유리 에폭시 기판에 형성하고, 이 구멍에 도금을 실시하여 관통 구멍 TH를 형성한다. 이 관통 구멍 TH에 의해 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(10)이 전기적으로 접속된다 (이상 도 17의 (C) 참조).Subsequently, a hole for through hole TH is formed in the glass epoxy substrate using a drill or a laser, and the hole is plated to form through hole TH. By this through hole TH, the first electrode 7 and the first back electrode 10, the second electrode 8 and the second back electrode 10 are electrically connected (see FIG. 17C above). .
또한, 도면에서는 생략했지만, 본딩 포스트가 되는 제1 전극(7), 제2 전극(8)에 Au 도금을 실시함과 함께, 다이본딩 포스트가 되는 다이패드(9)에 Au 도금을 실시하여 트랜지스터 칩 T를 다이본딩한다.Although not shown in the drawing, Au plating is performed on the first electrode 7 and the second electrode 8 serving as the bonding post, and Au plating is performed on the die pad 9 serving as the die bonding post. Die-bond chip T.
마지막으로, 트랜지스터 칩 T의 에미터 전극과 제1 전극(7), 트랜지스터 칩 T의 베이스 전극과 제2 전극(8)을 금속 세선(12)을 통해 접속하고, 수지층(13)으로 피복하고 있다 (이상 도 17의 (D) 참조).Finally, the emitter electrode and the first electrode 7 of the transistor chip T, the base electrode and the second electrode 8 of the transistor chip T are connected through the fine metal wire 12, and covered with the resin layer 13, (See FIG. 17D above).
그리고, 필요에 따라, 다이싱하여 개개의 전기 소자로서 분리하고 있다. 도 17에서는 유리 에폭시 기판(5)에, 트랜지스터 칩 T가 하나밖에 설치되어 있지 않지만, 실제로는 트랜지스터 칩 T가 매트릭스형으로 여러개 설치되어 있다. 그 때문에, 마지막으로 다이싱 장치에 의해 개별 분리되어 있다.Then, if necessary, dicing is separated as individual electric elements. In FIG. 17, only one transistor chip T is provided in the glass epoxy substrate 5, but in practice, a plurality of transistor chips T are provided in a matrix form. Therefore, finally, it isolate | separates individually by a dicing apparatus.
이상의 제조 방법에 의해, 지지 기판(5)을 채용한 CSP형의 전기 소자가 완성된다. 이 제조 방법은 지지 기판으로서 플렉시블 시트를 채용하여도 마찬가지이다.By the above manufacturing method, the CSP type electric element which employ | adopted the support substrate 5 is completed. This manufacturing method is the same also if a flexible sheet is employ | adopted as a support substrate.
한편, 세라믹 기판을 채용한 제조 방법을 도 18 좌측의 플로우에 도시한다. 지지 기판인 세라믹 기판을 준비한 후, 관통 구멍을 형성하고, 그 후, 도전 페이스트를 사용하여 표면/이면의 전극을 인쇄하여 소결하고 있다. 그 후, 앞의 제조 방법의 수지층을 피복할 때까지는 도 17의 제조 방법과 동일하지만, 세라믹 기판은 매우 깨지기 쉽고, 플렉시블 시트나 유리 에폭시 기판과 달리 금방 부서지기 때문에 금형을 이용한 몰드를 할 수 없다는 문제가 있다. 그 때문에, 밀봉 수지를 포팅하고 경화한 후, 밀봉 수지를 평평하게 하는 연마를 실시하고, 마지막으로 다이싱 장치를 사용하여 개별 분리하고 있다.On the other hand, the manufacturing method which employ | adopted a ceramic substrate is shown by the flow of the left side of FIG. After preparing the ceramic substrate which is a support substrate, through-holes are formed, and then the surface / backside electrode is printed and sintered using a electrically conductive paste. After that, it is the same as the manufacturing method of FIG. 17 until it coats the resin layer of the previous manufacturing method, but since a ceramic substrate is very fragile, and unlike a flexible sheet or a glass epoxy board | substrate, it breaks quickly and can mold using a metal mold | die. There is no problem. Therefore, after potting and hardening sealing resin, polishing which makes sealing resin flat is performed, and finally, it isolate | separates individually using a dicing apparatus.
도 16에 있어서, 트랜지스터 칩 T, 접속 수단(7~12) 및 수지층(13)은 외부와의 전기적 접속, 트랜지스터를 보호하는기 위해 필요한 구성 요소이지만, 이러한 구성 요소만으로 소형화, 박형화, 경량화를 실현하는 전기 회로 소자를 제공하는 것은 어려웠다.In Fig. 16, the transistor chip T, the connecting means 7 to 12 ' and the resin layer 13 are necessary components for the electrical connection to the outside and the protection of the transistor. However, only these components can reduce the size, thickness, and weight. It has been difficult to provide an electric circuit element to realize.
또한, 지지 기판이 되는 유리 에폭시 기판(5)은 상술한 바와 같이 본래 불필요한 것이었다. 그러나, 제조 방법 상, 전극을 접합시키기 위해 지지 기판으로서 채용하고 있고, 이 유리 에폭시 기판(5)을 없앨 수 없었다.In addition, the glass epoxy substrate 5 used as a support substrate was originally unnecessary as mentioned above. However, in the manufacturing method, in order to bond an electrode, it employ | adopts as a support substrate, and this glass epoxy substrate 5 was not able to be removed.
그 때문에, 이 유리 에폭시 기판(5)을 채용함으로써 비용이 상승되고 또 유리 에폭시 기판(5)이 두껍기 때문에, 회로 소자로서 두껍게 되어 소형화, 박형화, 경량화에 한계가 있었다.Therefore, the cost is increased by adopting this glass epoxy substrate 5, and since the glass epoxy substrate 5 is thick, it became thick as a circuit element, and there existed a limit in miniaturization, thinning, and weight reduction.
또한, 유리 에폭시 기판이나 세라믹 기판에서는 반드시 양면의 전극을 접속시키는 관통 구멍 형성 공정이 불가결하여 제조 공정이 길어지는 문제도 있었다.Moreover, in the glass epoxy board | substrate or the ceramic board | substrate, the through-hole formation process which connects electrodes of both surfaces is indispensable, and there also existed a problem that a manufacturing process became long.
또한, 금속 세선(12)은 루프를 그려 접속되기 때문에, 이것도 박형화의 큰 장해로 되었다.In addition, since the fine metal wire 12 was connected by drawing a loop, this also became a big obstacle of thinning.
본 발명은, 상술한 많은 과제를 감안하여 이루어진 것으로, 첫째로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 또한 상기 도전로를 일체로 지지하는 절연성 수지를 구비한 회로 장치를 제공함으로써, 구성 요소를 최소한으로 하여 종래의 과제를 해결하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and firstly, a plurality of electrically separated conductive paths, a circuit element having a surface electrode fixed on the desired conductive path, and a back electrode of the circuit element desired The present invention provides a circuit device including a metal connecting plate connected to a conductive path and an insulating resin covering the circuit element and integrally supporting the conductive path.
둘째, 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고 또한 상기 도전로 사이의 상기 분리홈에 충전되어 일체로 지지하는 절연성 수지를 구비한 회로 장치를 제공함으로써 분리홈에 충전된 절연성 수지에 의해 복수의 도전로를 일체로 지지하여 종래의 과제를 해결하는 것이다.Secondly, a plurality of conductive paths electrically separated by separation grooves, a circuit element having a surface electrode fixed on the desired conductive path, a metal connecting plate connecting the back electrode of the circuit element with the desired conductive path, and By providing a circuit device with an insulating resin covering the circuit elements and filled integrally with the separation grooves between the conductive paths, the plurality of conductive paths are integrally supported by the insulating resin filled in the separation grooves. Is to solve the problem.
셋째, 분리홈으로 전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 표면 전극을 고착시킨 회로 소자와, 상기 회로 소자의 이면 전극을 원하는 상기 도전로와 접속하는 금속 접속판과, 상기 회로 소자를 피복하고, 또한 상기 도전로 사이의 상기 분리홈에 충전되며 상기 도전로의 이면만을 노출시켜 일체로 지지하는 절연성 수지를 구비한 회로 장치를 제공함으로써, 도전로의 이면이 외부와의 접속을 제공할 수 있어 관통 구멍이 불필요하게 되어 종래의 과제를 해결하는 것이다.Third, a plurality of conductive paths electrically separated by separation grooves, a circuit element having a surface electrode fixed on the desired conductive path, a metal connecting plate connecting the back electrode of the circuit element with a desired conductive path, and By providing a circuit device covering a circuit element and filled with the separation grooves between the conductive paths and having an insulating resin which integrally supports only the rear surface of the conductive paths, the rear surface of the conductive paths is connected to the outside. It is possible to provide a through hole so that the conventional problem is solved.
넷째, 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과, 원하는 상기 도전로 상에 회로 소자의 표면 전극을 고착시키는 공정과, 상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과, 상기회로 소자를 피복하여 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과, 상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정을 구비하는 회로 장치의 제조 방법을 제공함으로써, 도전로를 형성하는 도전박이 개시 물질이며, 절연성 수지가 몰드될 때까지는 도전박이 지지 기능을 갖고, 몰드 후에는 절연성 수지가 지지 기능을 갖음으로써 지지 기판이 불필요하게 되어 종래의 과제를 해결할 수 있다.Fourth, a step of forming a conductive path by preparing a conductive foil and forming a separation groove shallower than the thickness of the conductive foil in the conductive foil except at least a region to be a conductive path, and forming a conductive element on the desired conductive path. Fixing the surface electrode, connecting the back electrode of the circuit element and the desired conductive path with a metal connecting plate, covering the circuit element and molding with insulating resin to fill the separation groove; By providing the manufacturing method of the circuit apparatus provided with the process of removing the said conductive foil of the thickness part in which a separation groove is not formed, the conductive foil which forms a conductive path is a starting material, and a conductive foil is supported until an insulating resin is molded. It has a function, and after a mold, an insulating resin has a support function, a support substrate becomes unnecessary and the conventional subject can be solved. have.
다섯째, 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과, 원하는 상기 도전로 상에 복수의 회로 소자의 표면 전극을 고착시키는 공정과, 상기 회로 소자의 이면 전극과 원하는 상기 도전로를 금속 접속판으로 접속하는 공정과, 상기 복수의 회로 소자를 피복하여 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과, 상기 분리홈이 형성되어 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과, 상기 절연성 수지를 절단하여 개별 회로 장치로 분리하는 공정을 구비하는 회로 장치의 제조 방법을 제공함으로써, 여러개의 회로 장치를 양산할 수 있어 종래의 과제를 해결할 수 있다.Fifth, a step of forming a conductive path by preparing a conductive foil and forming a separation groove shallower than the thickness of the conductive foil in the conductive foil except at least the region to be a conductive path, and forming a plurality of circuits on the desired conductive path. Fixing the surface electrode of the element, connecting the back electrode of the circuit element and the desired conductive path with a metal connecting plate, and molding the insulating groove so as to cover the plurality of circuit elements and fill the separation groove. A process for producing a circuit device comprising the steps of: removing the conductive foil in a thickness portion in which the separation groove is not formed; and cutting the insulating resin and separating the insulating resin into individual circuit devices. A circuit device can be mass-produced and the conventional subject can be solved.
도 1은 본 발명의 회로 장치를 설명하는 단면도.1 is a cross-sectional view illustrating a circuit device of the present invention.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.2 is a cross-sectional view showing the manufacturing method of the circuit device of the present invention.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.3 is a cross-sectional view showing the manufacturing method of the circuit device of the present invention.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.4 is a cross-sectional view illustrating a method of manufacturing a circuit device of the present invention.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.5 is a cross-sectional view showing the manufacturing method of the circuit device of the present invention.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.6 is a cross-sectional view showing the manufacturing method of the circuit device of the present invention.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 평면도.7 is a plan view for explaining a method for manufacturing a circuit device of the present invention.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.8 is a cross-sectional view illustrating a method of manufacturing a circuit device of the present invention.
도 9는 본 발명의 회로 장치를 설명하는 단면도.9 is a cross-sectional view illustrating the circuit device of the present invention.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.10 is a cross-sectional view showing the manufacturing method of the circuit device of the invention.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.11 is a cross-sectional view illustrating a method of manufacturing a circuit device of the present invention.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.It is sectional drawing explaining the manufacturing method of the circuit device of this invention.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.It is sectional drawing explaining the manufacturing method of the circuit device of this invention.
도 14는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.It is sectional drawing explaining the manufacturing method of the circuit device of this invention.
도 15는 종래의 회로 장치의 실장 구조를 설명하는 단면도.15 is a cross-sectional view illustrating a mounting structure of a conventional circuit device.
도 16은 종래의 회로 장치를 설명하는 단면도.16 is a cross-sectional view illustrating a conventional circuit device.
도 17은 종래의 회로 장치의 제조 방법을 설명하는 단면도.17 is a cross-sectional view illustrating a conventional method for manufacturing a circuit device.
도 18은 종래의 회로 장치의 제조 방법과 본 발명의 회로 장치의 제조 방법을 설명하는 도면.18 is a view for explaining a conventional method for manufacturing a circuit device and a method for manufacturing a circuit device of the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
50 : 절연성 수지50: insulating resin
51 : 도전로51: challenge road
52 : 회로 소자52: circuit element
53 : 회로 장치53: circuit device
54 : 분리홈54: separation groove
58 : 차양58: shades
(회로 장치를 설명하는 제1 실시예)(First embodiment for explaining a circuit device)
우선, 본 발명의 회로 장치에 관해 도 1을 참조하여 그 구조에 대하여 설명한다.First, the structure of the circuit device of the present invention will be described with reference to FIG.
도 1에는 절연성 수지(50)에 매립된 도전로(51)를 갖고, 상기 도전로(51) 상에는 회로 소자(52)가 고착되어 상기 절연성 수지(50)로 도전로(51)를 지지하여 이루어지는 회로 장치(53)가 도시되어 있다.In FIG. 1, a conductive path 51 embedded in an insulating resin 50 is provided, and a circuit element 52 is fixed on the conductive path 51 to support the conductive path 51 with the insulating resin 50. The circuit arrangement 53 is shown.
본 구조는 회로 소자(52A, 52B), 복수의 도전로(51A, 51B, 51C, 51D)와, 이 도전로(51A, 51B, 51C, 51D)를 매립하는 절연성 수지(50)의 3개의 재료로 구성되고, 도전로(51) 사이에는 이 절연성 수지(50)로 충전된 분리홈(54)이 설치된다. 그리고, 절연성 수지(50)에 의해 상기 도전로(51)가 지지되어 있다.This structure comprises three materials: circuit elements 52A, 52B, a plurality of conductive paths 51A, 51B, 51C, 51D, and insulating resin 50 that embeds the conductive paths 51A, 51B, 51C, 51D. The separation groove 54 filled with this insulating resin 50 is provided between the electrically conductive paths 51. The conductive path 51 is supported by the insulating resin 50.
절연성 수지(50)로서는 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는 금형을 이용하여 경화시키는 수지, 디핑, 도포를 하여 피복할 수 있는 수지라면 모든 수지를 채용할 수 있다.As the insulating resin 50, thermosetting resins such as epoxy resins, thermoplastic resins such as polyimide resins and polyphenylene sulfides can be used. The insulating resin may be any resin as long as it is a resin that can be cured using a mold, and can be coated by dipping and applying.
또한, 도전로(51)로서는 Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등을 이용할 수 있다. 물론, 다른 도전 재료로도 가능하며, 특히 에칭할 수 있는 도전재, 레이저로 증발시키는 도전재가 바람직하다.As the conductive path 51, a conductive foil composed of Cu as a main material, a conductive foil composed of Al as a main material, or a conductive foil made of an alloy such as Fe-Ni can be used. Of course, other conductive materials are also possible, and in particular, a conductive material that can be etched and a conductive material that is evaporated with a laser are preferable.
또한, 회로 소자(52)는 표면 전극(521) 및 이면 전극(522)을 갖는 반도체 베어 칩(52A)과, 칩 저항, 칩 컨덴서 등의 칩 부품(52B)으로 구성되어 있지만, 이에 한정되지는 않는다. 반도체 베어 칩(52A)에 대해서는 나중에 도 8을 참조하여 상세히 진술하기 때문에, 여기서는 생략한다.In addition, although the circuit element 52 is comprised from the semiconductor bare chip 52A which has the surface electrode 521 'and the back electrode 522, and chip components 52B, such as a chip resistor and a chip capacitor, it is not limited to this. Do not. Since the semiconductor bare chip 52A is described in detail later with reference to FIG. 8, it is omitted here.
또한, 회로 소자(52)의 접속 수단으로서는 금속 접속판(55A), 납재로 이루어지는 도전볼, 편평한 도전볼, 땜납 등의 납재(55B), Ag 페이스트 등의 도전 페이스트(55C), 도전 피막 또는 이방성 도전성 수지 등이 있다. 이들 접속 수단은 회로 소자(52)의 종류, 회로 소자(52)의 실장 형태로 선택된다. 예를 들면, 반도체 베어 칩이면, 표면에 설치한 표면 전극(521)과 도전로(51)의 접속은 땜납 등의 납재(55B), Ag 페이스트 등의 도전 페이스트(55C)가 선택되고, 또한 이면 전극(522)과 도전로(51)의 접속은 땜납 등의 납재(55B)를 이용하여 금속 접속판(55A)으로 행한다. 표면 전극(521)으로서는 금 범프 등으로 형성한 돌기 전극을 이용하면 된다. 또한, 칩 저항, 칩 컨덴서는 땜납(55B)이 선택된다.As the connecting means of the circuit element 52, a metal connecting plate 55A, a conductive ball made of a brazing material, a brazing material 55B such as a flat conductive ball and solder, a conductive paste 55C such as Ag paste, a conductive film or anisotropy Conductive resins; These connection means are selected from the kind of circuit element 52 and the mounting form of the circuit element 52. For example, in the case of a semiconductor bare chip, as for the connection between the surface electrode 521 and the conductive path 51 provided on the surface, the brazing material 55B, such as solder, and the electrically conductive paste 55C, such as Ag paste, are selected, and the back surface is selected. The electrode 522 and the conductive path 51 are connected to the metal connecting plate 55A by using a brazing material 55B such as solder. As the surface electrode 521, a projection electrode formed of a gold bump or the like may be used. In addition, the solder 55B is selected for the chip resistor and the chip capacitor.
본 회로 장치는 도전로(51)를 밀봉 수지인 절연성 수지(50)로 지지하고 있기 때문에, 지지 기판이 불필요해져서 도전로(51), 회로 소자(52) 및 절연성 수지(50)로 구성된다. 이 구성은 본 발명의 특징이다. 종래의 기술란에서도 설명한 바와 같이, 종래의 회로 장치의 도전로는 지지 기판으로 지지되어 있거나, 리드 프레임으로 지지되어 있기 때문에, 본래 불필요한 구성이 부가되어 있다. 그러나, 본 회로 장치는 필요 최소한의 구성 요소로 구성되며, 지지 기판을 필요로 하지 않으므로, 박형이며 염가의 특징을 갖는다.Since this circuit apparatus supports the conductive path 51 with insulating resin 50 which is a sealing resin, the support substrate becomes unnecessary, and it consists of the conductive path 51, the circuit element 52 ', and the insulating resin 50. As shown in FIG. This configuration is a feature of the present invention. As described in the prior art section, since the conductive path of the conventional circuit device is supported by the support substrate or by the lead frame, an unnecessary configuration is added inherently. However, the present circuit device is composed of the minimum necessary components and does not require a supporting substrate, and therefore is thin and inexpensive.
또한, 상기 구성 외에 회로 소자(52)를 피복하고, 또한 상기 도전로(52) 사이의 상기 분리홈(54)에 충전되어 일체로 지지하는 절연성 수지(50)를 갖고 있다.In addition to the above-described configuration, the circuit device 52 has an insulating resin 50 that covers the circuit element 52 and is integrally supported by the separation groove 54 between the conductive paths 52.
이 도전로(51) 사이는 분리홈(54)이 되고, 여기에 절연성 수지(50)가 충전되어 상호 절연 가능한 장점을 갖는다.The conductive paths 51 are separated grooves 54, and the insulating resin 50 is filled therein to have an advantage of mutual insulation.
또한, 회로 소자(52)를 피복하고, 또한 도전로(51) 사이의 분리홈(54)에 충전되며, 도전로(51)의 이면만을 노출하여 일체로 지지하는 절연성 수지(50)를 갖고있다.In addition, the insulating film 50 covers the circuit element 52 and is filled in the separation groove 54 between the conductive paths 51 and exposes only the rear surface of the conductive path 51 and integrally supports it. .
이 도전로의 이면을 노출하는 점은 본 발명의 특징의 하나이다. 도전로의 이면이 외부와의 접속을 제공할 수 있어, 도 16과 같은 종래 구조의 관통 구멍 TH를 필요로 하지 않는다는 특징을 갖는다.Exposing the back side of this electrically conductive path is one of the characteristics of this invention. The back surface of the conductive path can provide a connection with the outside, and does not require the through hole TH of the conventional structure as shown in FIG.
또한, 본 회로 장치는 분리홈(54)의 표면과 도전로(51)의 표면은 실질적으로 일치하고 있는 구조로 되어 있다. 본 구조는 본 발명의 특징이며, 도 16에 도시하는 이면 전극(10, 11)의 단차가 설치되지 않기 때문에, 회로 장치(53)를 그대로 수평으로 이동할 수 있는 특징을 갖는다.In addition, this circuit device has a structure in which the surface of the separation groove 54 and the surface of the conductive path 51 substantially coincide. This structure is a feature of the present invention, and since the steps of the back electrodes 10 and 11 shown in FIG. 16 are not provided, the circuit device 53 can be moved horizontally as it is.
또한, 본 회로 장치는 반도체 베어 칩(52A)을 표면 전극(521)을 하측으로 향하여 플립 칩 방식으로 도전로(51A, 51B)에 고착시키므로, 종래와 같이 본딩 와이어의 루프를 필요로 하지 않아, 박형의 구조를 실현할 수 있는 특징도 갖는다.In addition, the circuit device adheres the semiconductor bare chip 52A to the conductive paths 51A and 51B in a flip chip manner with the surface electrode 521 facing downward, thus eliminating the need for a loop of bonding wire as in the prior art. It also has a feature that can realize a thin structure.
(회로 장치를 설명하는 제2 실시예)(2nd Example which demonstrates a circuit apparatus)
다음에 도 9에 도시된 회로 장치(56)를 설명한다.Next, the circuit device 56 shown in FIG. 9 will be described.
본 구조는 도전로(51)의 표면에 도전 피막(57)이 형성되어 있고, 그 이외에는 도 1의 구조와 실질적으로 동일하다. 따라서, 이 도전 피막(57)에 대하여 설명한다.In this structure, the conductive film 57 is formed on the surface of the conductive path 51, and otherwise, it is substantially the same as the structure of FIG. Therefore, this conductive film 57 will be described.
제1 특징은 도전로나 회로 장치의 휘어짐을 방지하기 위해 도전 피막(57)을 설치하는 점이다.The 1st characteristic is that the conductive film 57 is provided in order to prevent curvature of a conductive path or a circuit device.
일반적으로, 절연성 수지와 도전로 재료(이하, 제1 재료라 칭함)의 열 팽창 계수의 차에 의해 회로 장치 자신이 휘거나, 또한 도전로가 만곡하거나 박리된다.또한, 도전로(51)의 열전도율이 절연성 수지의 열전도율보다 우수하기 때문에, 도전로(51) 쪽이 먼저 온도 상승하여 팽창된다. 그 때문에, 제1 재료보다도 열팽창 계수가 작은 제2 재료를 피복함으로써 도전로의 휘어짐, 박리, 회로 장치의 휘어짐을 방지할 수 있다. 특히, 제1 재료로서 Cu를 채용한 경우, 제2 재료로서는 Au, Ni 또는 Pt 등이 좋다. Cu의 팽창률은 16.7×10-6이며, Au은 14×10-6, Ni은 12.8×10-6, Pt은 8.9×10-6이다.In general, the circuit device itself is bent, or the conductive path is bent or peeled off due to the difference in the coefficient of thermal expansion between the insulating resin and the conductive path material (hereinafter referred to as the first material). Since the thermal conductivity is superior to that of the insulating resin, the conductive path 51 side first rises in temperature and expands. Therefore, the coating of the second material having a smaller thermal expansion coefficient than that of the first material can prevent bending of the conductive path, peeling, and bending of the circuit device. In particular, when Cu is used as the first material, Au, Ni or Pt may be used as the second material. Cu has an expansion coefficient of 16.7 × 10 −6 , Au is 14 × 10 −6 , Ni is 12.8 × 10 −6 , and Pt is 8.9 × 10 −6 .
제2 특징은 제2 재료에 의해 앵커 효과를 갖게 하는 점이다. 제2 재료에 의해 차양(58)이 형성되고, 또한, 도전로(51)와 피착한 차양(58)이 절연성 수지(50)에 매립되어 있기 때문에, 앵커 효과를 발생시켜 도전로(51)의 박리를 방지할 수 있는 구조가 된다.The second feature is that the second material has an anchor effect. Since the sunshade 58 is formed of the second material, and the sunshade 58 adhered to the conductive path 51 is embedded in the insulating resin 50, an anchor effect is generated to generate an anchor effect. It becomes a structure which can prevent peeling.
(회로 장치의 제조 방법을 설명하는 제1 실시예)(1st Example explaining the manufacturing method of a circuit device)
다음에 도 2 내지 도 8 및 도 1을 참조하여 회로 장치(53)의 제조 방법에 대하여 설명한다.Next, the manufacturing method of the circuit apparatus 53 is demonstrated with reference to FIGS.
우선, 도 2와 같이, 시트형의 도전박(60)을 준비한다. 이 도전박(60)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로서는 Cu를 주재료로 한 도전박, Al을 주재료와 도전박 또는 Fe-Ni 등의 합금으로 된 도전박 등이 채용된다.First, as shown in FIG. 2, the sheet | seat type conductive foil 60 is prepared. The conductive foil 60 is selected by considering the adhesiveness, bonding property, and plating property of the brazing material, and the material is selected from the group consisting of Cu as the main material, Al as the main material and the conductive foil, or an alloy such as Fe-Ni. Conductive foil etc. are employ | adopted.
도전박의 두께는 나중의 에칭을 고려하면 10㎛~300㎛ 정도가 바람직하며, 여기서는 70㎛(2온스)의 동박을 채용하였다. 그러나, 300㎛ 이상이나 10㎛ 이하도기본적으로는 상관 없다. 후술하는 바와 같이, 도전박(60)의 두께보다도 얕은 분리홈(61)을 형성할 수 있으면 된다.The thickness of the conductive foil is preferably about 10 μm to 300 μm in consideration of later etching, and 70 μm (2 ounces) of copper foil is employed here. However, 300 micrometers or more and 10 micrometers or less do not matter basically. As will be described later, the separation groove 61 may be formed which is shallower than the thickness of the conductive foil 60.
또한, 시트형의 도전박(60)은 소정의 폭으로 롤형으로 감겨 준비되고, 이것이 후술하는 각 공정으로 반송되어도, 소정의 크기로 컷트된 도전박이 준비되어 후술하는 각 공정으로 반송되어도 좋다.In addition, the sheet-shaped conductive foil 60 may be rolled up and prepared in a predetermined width, and may be conveyed in each step described later, or a conductive foil cut in a predetermined size may be prepared and conveyed in each step described later.
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다. 그리고 이 제거 공정에 의해 형성된 분리홈(61) 및 도전박(60)에 절연성 수지(50)를 피복하는 공정이 있다.Subsequently, there exists a process of removing at least thinner than the thickness of the conductive foil 60 the conductive foil 60 except the area used as the conductive path 51. Then, there is a step of covering the insulating resin 50 in the separation groove 61 and the conductive foil 60 formed by this removal step.
우선, 동박(60) 상에 포토레지스트(내 에칭 마스크) PR을 형성하고, 도전로(51)가 되는 영역을 제외한 도전박(60)이 노출되도록 포토레지스트 PR을 패터닝한다 (이상 도 3을 참조). 그리고, 상기 포토레지스트 PR을 통해 에칭하면 된다 (이상 도 4를 참조).First, photoresist (inner etching mask) PR is formed on copper foil 60, and photoresist PR is patterned so that the conductive foil 60 is exposed except the area | region which becomes the conductive path 51 (refer FIG. 3 above). ). Then, the etching may be performed through the photoresist PR (see FIG. 4 above).
에칭에 의해 형성된 분리홈(61)의 깊이는 예를 들면 50㎛이고, 그 측면은 조면(粗面)으로 되기 때문에 절연성 수지(50)의 접착성이 향상된다.Since the depth of the isolation | separation groove 61 formed by the etching is 50 micrometers, for example, and the side surface becomes a rough surface, the adhesiveness of the insulating resin 50 improves.
또한 이 분리홈(61)의 측벽은, 모식적으로 스트레이트로 나타내고 있지만, 제거 방법에 따라 다른 구조가 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭, 레이저에 의한 증발, 다이싱을 채용할 수 있다. 웨트 에칭의 경우, 에칭제는 염화 제2 철 또는 염화 제2 구리가 주로 채용되며, 상기 도전박은 에칭제 중에서 디핑되거나, 에칭제로 샤워링된다. 여기서 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에 측면은 만곡 구조가 된다.In addition, although the side wall of this isolation | separation groove 61 is shown typically straight, it becomes a structure different with a removal method. This removal process can employ wet etching, dry etching, evaporation by laser, and dicing. In the case of wet etching, the etchant is mainly employed ferric chloride or cupric chloride, and the conductive foil is dipped in the etchant or showered with the etchant. Here, the wet etching is generally anisotropically etched, so that the side is curved.
또한, 드라이 에칭의 경우에는 이방성, 비이방성으로 에칭이 가능하다. 현재로서는, Cu를 반응성 이온 에칭으로 제거하는 것은 불가능하다고 하지만, 스퍼터링으로 제거할 수 있다. 또한, 스퍼터링 조건에 따라 이방성, 비이방성으로 에칭할 수 있다.In the case of dry etching, the etching can be performed in anisotropic or anisotropic manner. At present, it is impossible to remove Cu by reactive ion etching, but it can be removed by sputtering. In addition, it can be etched anisotropically or anisotropicly depending on the sputtering conditions.
또한, 레이저에서는 직접 레이저광에 노출시켜 분리홈을 형성할 수 있으며, 이 경우에는, 분리홈(61)의 측면은 스트레이트로 형성된다.In addition, in the laser, the separation groove can be formed by directly exposing it to the laser light. In this case, the side surface of the separation groove 61 is formed straight.
또한, 다이싱에서는 절곡된 복잡한 패턴을 형성하는 것은 불가능하지만, 격자형의 분리홈을 형성하는 것은 가능하다.In dicing, although it is impossible to form a bent complex pattern, it is possible to form a lattice type separation groove.
또한, 도 3에 있어서, 포토레지스트 대신 에칭액에 대하여 내식성이 있는 도전 피막을 선택적으로 피복하여도 좋다. 도전로가 되는 부분에 선택적으로 피착시키면, 이 도전 피막이 에칭 보호막이 되고, 레지스트를 채용하지 않고도 분리홈을 에칭할 수 있다. 이 도전 피막으로서 고려되는 재료는 Ag, Au, Pt 또는 Pd 등이다. 또한 이들 내식성의 도전 피막은 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.In addition, in FIG. 3, you may selectively coat the corrosion-resistant conductive film with respect to etching liquid instead of a photoresist. By selectively depositing a portion to be a conductive path, the conductive film becomes an etching protective film, and the separation groove can be etched without employing a resist. Materials considered as this conductive film are Ag, Au, Pt or Pd. Moreover, these corrosion-resistant conductive films have the characteristics which can be utilized as they are as die pads and bonding pads.
계속해서, 도 5와 같이, 분리홈(61)이 형성된 도전박(60)에 회로 소자(52)를 전기적으로 접속하여 실장하는 공정이 있다.Subsequently, as shown in FIG. 5, there is a step of electrically connecting the circuit element 52 to the conductive foil 60 having the separation groove 61 formed thereon.
회로 소자(52)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다.The circuit element 52 is a passive element such as a semiconductor element such as a transistor, a diode, or an IC chip, a chip capacitor, or a chip resistor.
여기서는 베어의 트랜지스터 칩(52A)의 베이스 전극이 되는 표면 전극(521)이 도전로(51A)에, 에미터 전극이 되는 표면 전극(521)이 도전로(51B)에 땜납 등의납재 또는 도전 페이스트(55B)로 플립 칩 방식으로 고착된다. 또한 트랜지스터 칩(52A)의 콜렉터 전극이 되는 이면 전극(522)은 L자형으로 절곡된 구리로 된 금속 접속판(55A)의 일단을 땜납 등의 납재 또는 도전 페이스트(55B)로 접속하고, 타단은 도전로(51C)와 마찬가지로 접속된다. 이 금속 접속판(55A)은 트랜지스터 칩(52A)의 이면은 전부 이면 전극(522)밖에 없기 때문에, 이형(異形) 부품 마운터를 이용하여 대략의 위치 정렬로 용이하게 마운트할 수 있다. 또한, 참조 번호(52B)는 칩 저항 등의 수동 소자이며, 땜납 등의 납재 또는 도전 페이스트(55B)로 고착된다.In this case, the surface electrode 521 serving as the base electrode of the bare transistor chip 52A is formed in the conductive path 51A, and the surface electrode 521 serving as the emitter electrode is formed in the conductive path 51B. 55B, it is fixed in a flip chip manner. The back electrode 522 serving as the collector electrode of the transistor chip 52A connects one end of the metal connecting plate 55A made of copper bent into an L shape with a brazing material such as solder or a conductive paste 55B. It is connected similarly to the electrically conductive path 51C. Since all of the back surface of the transistor chip 52A has only the back electrode 522, the metal connecting plate 55A can be easily mounted in a roughly aligned position using a release component mounter. Reference numeral 52B denotes a passive element such as a chip resistor, and is fixed with a brazing material such as solder or the conductive paste 55B.
또한, 도 6에 도시한 바와 같이, 상기 도전박(60) 및 분리홈(61)에 절연성 수지(50)를 부착하는 공정이 있다. 이것은 트랜스퍼 몰드, 사출 성형, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 사출 성형으로 실현할 수 있다.6, there is a step of attaching the insulating resin 50 to the conductive foil 60 and the separation groove 61. This can be realized by transfer mold, injection molding, or dipping. As a resin material, thermosetting resins, such as an epoxy resin, can be implement | achieved by a transfer mold, and thermoplastic resins, such as a polyimide resin and polyphenylene sulfide, can be implement | achieved by injection molding.
본 실시예에서는 도전박(60) 표면에 피복된 절연성 수지의 두께는 회로 소자의 최정상부로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 하는 것도 얇게 하는 것도 가능하다.In the present embodiment, the thickness of the insulating resin coated on the surface of the conductive foil 60 is adjusted so as to cover about 100 μm from the top of the circuit element. This thickness can be made thicker or thinner in consideration of strength.
본 공정의 특징은 절연성 수지(50)를 피복할 때까지는 도전로(51)가 되는 도전박(60)이 지지 기판이 되는 것이다. 종래에는 도 17과 같이 본래 불필요한 지지 기판(5)을 채용하여 도전로(7~11)를 형성하고 있지만, 본 발명에서는, 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 최대한 생략하여 작업할 수 있는 장점을 지니며, 비용의 절감도 실현할 수 있다.The characteristic of this process is that the conductive foil 60 used as the conductive path 51 becomes a support substrate until the insulating resin 50 is coated. Conventionally, conductive paths 7 to 11 are formed by employing the unnecessary support substrate 5 as originally shown in Fig. 17, but in the present invention, the conductive foil 60 serving as the support substrate is a material required as an electrode material. Therefore, it has the advantage of working by omitting constituent materials as much as possible, and it is possible to realize cost reduction.
또한, 분리홈(61)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(60)이 도전로(51)로서 개개로 분리되어 있지 않다. 따라서, 시트형의 도전박(60)으로서 일체로 처리할 수 있어, 절연성 수지를 몰드할 때 금형으로의 반송, 금형으로의 실장 작업이 매우 편해지는 특징을 갖는다.In addition, since the separation groove 61 is formed to be shallower than the thickness of the conductive foil, the conductive foil 60 is not individually separated as the conductive path 51. Therefore, it can process as a sheet | seat conductive foil 60 integrally, and it has the characteristic that conveyance to a metal mold | die and the mounting work to a metal mold | die are very easy when it molds insulating resin.
계속해서, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거시켜 도전로(51)로서 분리하는 공정이 있다. 여기서 이 제거 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.Subsequently, there is a step of chemically and / or physically removing the back surface of the conductive foil 60 to separate it as the conductive path 51. Here, this removal process is performed by grinding | polishing, grinding, etching, metal evaporation of a laser, etc.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎고, 분리홈(61)으로부터 절연성 수지(50)를 노출시키고 있다. 이 노출되는 면을 도 6에서는 점선으로 나타내고 있다. 그 결과, 약 40㎛의 두께의 도전로(51)로 되어 분리된다. 또한 절연성 수지(50)가 노출되기 직전까지 도전박(60)을 전면 웨트 에칭하고, 그 후, 연마 또는 연삭 장치에 의해 전면을 깎아, 절연성 수지(50)를 노출시켜도 된다. 또한, 절연성 수지(50)가 노출될 때까지 도전박(60)을 전면 웨트 에칭하여 절연성 수지(50)를 노출시켜도 좋다.In the experiment, the entire surface was cut by about 30 μm by a polishing apparatus or a grinding apparatus, and the insulating resin 50 was exposed from the separating groove 61. This exposed surface is shown by the dotted line in FIG. As a result, a conductive path 51 having a thickness of about 40 mu m is separated. The conductive foil 60 may be wet-etched on the entire surface of the conductive foil 60 just before the insulating resin 50 is exposed. After that, the entire surface may be shaved by a polishing or grinding apparatus to expose the insulating resin 50. In addition, you may expose the insulating resin 50 by wet-etching the electrically conductive foil 60 until the insulating resin 50 is exposed.
이 결과, 절연성 수지(50)에 도전로(51)의 표면이 노출되는 구조가 된다. 그리고, 분리홈(61)이 깎여 도 1의 분리홈(54)이 된다 (이상 도 6 참조).As a result, the surface of the conductive path 51 is exposed to the insulating resin 50. Then, the separation groove 61 is cut to form the separation groove 54 of FIG. 1 (see FIG. 6 above).
마지막으로, 필요에 따라서 노출된 도전로(51)에 땜납 등의 도전재를 피착시켜 회로 장치로서 완성된다.Finally, a conductive material such as solder is deposited on the exposed conductive path 51 as necessary to complete the circuit device.
또한, 도전로(51)의 이면에 도전 피막을 피착시키는 경우, 도 2의 도전박의이면에 도전 피막을 미리 형성하여도 좋다. 이 경우, 도전로에 대응하는 부분을 선택적으로 피착시키는 것이 좋다. 피착 방법은 예를 들면 도금이다. 또한, 이 도전 피막은 에칭에 대하여 내성이 있는 재료가 좋다. 또한, 이 도전 피막을 채용한 경우, 연마를 하지 않고 에칭만으로 도전로(51)로서 분리할 수 있다.In addition, when depositing a conductive film on the back surface of the conductive path 51, the conductive film may be formed in advance on the back surface of the conductive foil in FIG. 2. In this case, it is better to selectively deposit a portion corresponding to the conductive path. The deposition method is, for example, plating. The conductive coating may be a material resistant to etching. In addition, when this conductive film is adopted, it can be separated as the conductive path 51 only by etching, without polishing.
또한, 본 제조 방법에서는 도전박(60)에 트랜지스터와 칩 저항이 실장되어 있을 뿐이지만, 이것을 1단위로서 매트릭스형으로 배치하여도 좋고, 어느 한쪽의 회로 소자를 1단위로서 매트릭스형으로 배치하여도 좋다. 이 경우에는 후술하는 바와 같이 다이싱 장치로 개개로 분리된다.In the present production method, the transistors and the chip resistors are only mounted on the conductive foil 60, but they may be arranged in matrix form as one unit, or one circuit element may be arranged in matrix form as one unit. good. In this case, it will separate individually by a dicing apparatus as mentioned later.
이상의 제조 방법에 의해 절연성 수지(50)에 도전로(51)가 매립되고, 절연성 수지(50)의 이면과 도전로(51)의 이면이 일치하는 평탄한 회로 장치(56)를 실현할 수 있다.The electrically conductive path 51 is embedded in the insulating resin 50 by the above manufacturing method, and the flat circuit device 56 in which the back surface of the insulating resin 50 and the back surface of the conductive path 51 correspond can be realized.
본 제조 방법의 특징은 절연성 수지(50)를 지지 기판으로서 활용하여 도전로(51)의 분리 작업을 할 수 있도록 하는 점이다. 절연성 수지(50)는 도전로(51)를 매립하는 재료로서 필요한 재료이며, 도 17의 종래의 제조 방법과 같이, 지지 기판(5)을 필요로 하지 않는다. 따라서, 최소한의 재료로 제조할 수 있어, 비용의 절감을 실현할 수 있는 특징을 갖는다.A feature of the present manufacturing method is that the insulating resin 50 can be used as a supporting substrate so that the conductive path 51 can be separated. The insulating resin 50 is a material necessary as a material for embedding the conductive path 51, and does not require the supporting substrate 5 as in the conventional manufacturing method of FIG. 17. Therefore, it can be manufactured with the minimum material, and it has a characteristic which can realize cost reduction.
또한, 도전로(51) 표면으로부터의 절연성 수지의 두께는 이전 공정의 절연성 수지의 부착 시에 조정할 수 있다. 본 발명에서는 반도체 베어 칩(52A)을 플립 칩 방식으로 도전로(51)에 고착하기 때문에, 본딩 와이어를 배제할 수 있었다. 따라서, 실장되는 반도체 베어 칩(52A)의 두께에 의해 달라지지만, 회로 장치(56)로서의 두께는 매우 얇게 할 수 있는 특징을 갖는다. 여기서는 400㎛ 두께의 절연성 수지(50)에 40㎛의 도전로(51)와 회로 소자가 매립된 회로 장치가 된다 (이상 도 1을 참조).In addition, the thickness of insulating resin from the conductive path 51 surface can be adjusted at the time of sticking insulating resin of a previous process. In the present invention, since the semiconductor bare chip 52A is fixed to the conductive path 51 by the flip chip method, the bonding wire can be removed. Therefore, the thickness of the semiconductor bare chip 52A to be mounted varies depending on the thickness, but the thickness of the circuit device 56 can be made very thin. In this case, a circuit device in which a conductive path 51 and a circuit element having a thickness of 40 μm is embedded in an insulating resin 50 having a thickness of 400 μm (see FIG. 1 above).
도 7에 분리홈(61)을 형성한 후의 도전박(60)의 기판의 평면도를 도시한다. 이 기판은 크기가 45mm∼0mm이며, 검은 부분이 도전로(51)를 형성하고 있고, 흰 부분은 분리홈(61)을 형성하고 있다. 따라서, 회로 장치(53, 56)가 되는 부분은 5열 17행으로 매트릭스형으로 배열되고, 주변에는 위치 정렬 마크(611)나, 제조 중에 사용하는 인덱스 구멍(612) 등이 설치되어 있다.The top view of the board | substrate of the conductive foil 60 after forming the isolation | separation groove 61 in FIG. 7 is shown. The substrate has a size of 45 mm to 0 mm, a black portion forms a conductive path 51 and a white portion forms a separation groove 61. Therefore, the portions to be the circuit devices 53 and 56 are arranged in a matrix form in five columns and 17 rows, and the alignment marks 611, index holes 612 used during manufacturing, and the like are provided around the periphery.
도 8에 반도체 베어 칩(52A)의 구체적인 구조를 단면도로 도시한다. 반도체 베어 칩(52A)은 N형 반도체 기판(523)에 P형 베이스 영역(524), N형 에미터 영역(525)이 설치되고, 반도체 기판(523)의 절연막(526) 상에는 P형 베이스 영역(524) 및 N형 에미터 영역(525)과 접촉한 알루미늄 스퍼터 방식으로 형성된 기초 베이스 전극(527)과 기초 에미터 전극(528)이 설치된다. 이 기초 베이스 전극(527)과 기초 에미터 전극(528) 상에는 Pd/Ti 혹은 Au/TiW의 배리어 메탈층(529)을 설치하고, 이 위에 약 25㎛의 높이에 Au 도금층으로 형성한 베이스 표면 전극(521)과 에미터 표면 전극(521)을 설치한다. 또한, 반도체 기판(523)의 이면 전체에는 Au/Cr 등의 증착으로 이면 전극(522)이 설치되어 있다.FIG. 8 shows the specific structure of the semiconductor bare chip 52A in cross section. The semiconductor bare chip 52A includes a P-type base region 524 and an N-type emitter region 525 on the N-type semiconductor substrate 523, and a P-type base region on the insulating film 526 of the semiconductor substrate 523. A base base electrode 527 and a base emitter electrode 528 formed in an aluminum sputtering manner in contact with the 524 and the N-type emitter region 525 are provided. On the base base electrode 527 and the base emitter electrode 528, a barrier metal layer 529 of Pd / Ti or Au / TiW is provided, and a base surface electrode formed of Au plating layer at a height of about 25 mu m thereon. 521 and emitter surface electrode 521 are provided. In addition, the entire back surface of the semiconductor substrate 523 is provided with a back electrode 522 by evaporation such as Au / Cr.
(회로 장치의 제조 방법을 설명하는 제2 실시예)(2nd Example explaining the manufacturing method of a circuit device)
다음에 도 10 내지 도 14, 도 9를 참조하여 차양(58)을 갖는 회로 장치(56)의 제조 방법에 대하여 설명한다. 또한, 차양이 되는 제2 재료(70)가 피착되는 것이외에는 제1 실시예와 실질적으로 동일하기 때문에 상세한 설명은 생략한다.Next, with reference to FIGS. 10-14, 9, the manufacturing method of the circuit device 56 which has the awning 58 is demonstrated. In addition, since it is substantially the same as 1st Embodiment except that the 2nd material 70 used as the shade is to be deposited, detailed description is abbreviate | omitted.
우선 도 10과 같이, 제1 재료로 이루어진 도전박(60) 상에 에칭율이 작은 제2 재료(70)가 피복된 도전박(60)을 준비한다.First, as shown in FIG. 10, the electrically conductive foil 60 by which the 2nd material 70 with small etching rate was coat | covered on the electrically conductive foil 60 which consists of a 1st material is prepared.
예를 들면, 동박 상에 Ni을 피착시키면, 염화 제2 철 또는 염화 제2 구리로 Cu와 Ni을 한번에 에칭할 수 있으며, 에칭율의 차에 의해 Ni이 차양(58)으로 되어 형성되기 때문에 바람직하다. 굵은 실선이 Ni이 되는 도전 피막(70)이며, 그 막 두께는 1~10㎛ 정도가 바람직하다. 또한 Ni의 막 두께가 두꺼울수록 차양(58)이 형성되기 쉽다.For example, when Ni is deposited on the copper foil, Cu and Ni can be etched at once with ferric chloride or ferric chloride, and Ni is formed as the shade 58 due to the difference in etching rate. Do. It is preferable that the thick solid line is a conductive film 70 of which Ni is, and the film thickness thereof is about 1 to 10 µm. In addition, the thicker the film thickness of Ni, the more easily the shade 58 is formed.
또한, 제2 재료는 제1 재료와 선택 에칭할 수 있는 재료를 피복하여도 된다. 이 경우, 우선 제2 재료가 되는 피막을 도전로(51)의 형성 영역에 피복하도록 패터닝하고, 이 피막을 마스크로 하여 제1 재료가 되는 피막을 에칭하면 차양(58)을 형성할 수 있기 때문이다. 제2 재료로서는 Al, Ag, Au 등을 고려할 수 있다 (이상 도 10을 참조).In addition, the second material may cover the first material and a material that can be selectively etched. In this case, first, the film forming the second material is patterned so as to cover the formation region of the conductive path 51, and when the film serving as the first material is etched, the shading 58 can be formed. to be. Al, Ag, Au, etc. can be considered as a 2nd material (refer FIG. 10 above).
계속해서, 적어도 도전로(51)가 되는 영역을 제외한 도전박(60)을 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다.Subsequently, there exists a process of removing at least thinner than the thickness of the conductive foil 60 the conductive foil 60 except the area used as the conductive path 51.
Ni(70) 상에 포토레지스트 PR을 형성하고, 도전로(51)가 되는 영역을 제외한 Ni(70)가 노출되도록 포토레지스트 PR을 패터닝하여 상기 포토레지스트를 통해 에칭하면 된다.The photoresist PR may be formed on the Ni 70, and the photoresist PR may be patterned to be etched through the photoresist so that the Ni 70 is exposed except for the region serving as the conductive path 51.
상술한 바와 같이, 염화 제2 철, 염화 제2 구리의 에칭제 등을 채용하여 에칭하면, Ni(70)의 에칭율이 Cu(60)의 에칭율보다 작기 때문에 에칭이 진행됨에 따라 차양(58)이 나오게 된다.As described above, when etching using an etchant of ferric chloride, cupric chloride, or the like, the etching rate of Ni (70) is smaller than that of Cu (60). ) Comes out.
또한, 상기 분리홈(61)이 형성된 도전박(60)에 회로 소자(52)를 실장하는 공정(도 13), 상기 도전박(60) 및 분리홈(61)에 절연성 수지(50)를 피복하고, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거시켜 도전로(51)로서 분리하는 공정(도 14), 및 도전로 이면에 도전 피막을 형성하여 완성까지의 공정(도 9)은 상술한 제조 방법과 동일하기 때문에 그 설명은 생략한다.In addition, a step of mounting the circuit element 52 on the conductive foil 60 on which the separation groove 61 is formed (FIG. 13), and coating the insulating resin 50 on the conductive foil 60 and the separation groove 61. And chemically and / or physically removing the back surface of the conductive foil 60 to separate it as the conductive path 51 (FIG. 14), and forming a conductive film on the back surface of the conductive path to completion (FIG. 9). Since is the same as the manufacturing method mentioned above, the description is abbreviate | omitted.
이상의 설명으로부터 명백한 바와 같이, 본 발명에서는 회로 장치, 도전로 및 절연성 수지의 필요 최소한으로 구성되며, 자원에 낭비가 없는 회로 장치로 된다. 따라서, 완성될 때까지 여분의 구성 요소가 없어, 비용을 대폭 절감시킬 수 있는 회로 장치를 실현할 수 있다.As is apparent from the above description, in the present invention, the circuit device, the conductive path, and the insulating resin are constituted with the minimum necessary and no waste of resources. Therefore, there is no extra component until completion, and it is possible to realize a circuit device that can greatly reduce the cost.
또한, 반도체 베어 칩을 플립 칩 방식으로 도전로에 고착시키기 때문에, 본딩 와이어가 불필요하게 되어, 절연성 수지의 피복막 두께, 도전박의 두께를 최적치로 함으로써 높이가 0.5mm 이하인 박형화가 도모됨과 동시에 소형 경량화된 회로 장치를 실현할 수 있다.In addition, since the semiconductor bare chip is fixed to the conductive path by the flip chip method, the bonding wire is unnecessary, and the thickness of the insulating film and the thickness of the conductive foil are optimized to achieve a thickness of 0.5 mm or less and at the same time small. A lighter circuit device can be realized.
또한, 도전로의 이면만을 절연성 수지로부터 노출하고 있기 때문에, 도전로의 이면이 즉시 외부와의 접속을 제공할 수 있어, 도 16과 같은 종래 구조의 이면 전극 및 관통 구멍이 불필요하게 되는 이점을 갖는다.In addition, since only the back surface of the conductive path is exposed from the insulating resin, the back surface of the conductive path can immediately provide a connection with the outside, and has the advantage that the back electrode and the through hole of the conventional structure as shown in FIG. 16 are unnecessary. .
또한, 본 회로 장치는 분리홈의 표면과 도전로의 표면은 실질적으로 일치하고 있는 평탄한 표면을 갖는 구조가 되어 있고, 좁은 피치 QFP 실장 시에는 회로장치 자신을 땜납의 표면 장력으로 그대로 수평 이동할 수 있기 때문에, 전극 편차의 수정이 매우 용이해진다.In addition, the circuit device has a structure having a flat surface where the surface of the separation groove and the surface of the conductive path substantially coincide with each other. When the narrow pitch QFP is mounted, the circuit device can be moved horizontally as it is by the surface tension of the solder. Therefore, correction of electrode deviation becomes very easy.
또한, 도전로의 표면에 제2 재료를 형성하고 있기 때문에, 열팽창 계수의 차이에 의해 실장 기판의 휘어짐, 특히 가늘고 긴 배선의 휘어짐 또는 박리를 억제할 수 있다.In addition, since the second material is formed on the surface of the conductive path, the warpage of the mounting substrate, in particular the warpage or peeling of the elongated wiring can be suppressed due to the difference in the thermal expansion coefficient.
또한, 도전로의 표면에 제2 재료로 된 피막을 형성함으로써, 도전로에 피착된 차양을 형성할 수 있다. 따라서, 앵커 효과를 발생시켜 도전로의 휘어짐, 박리를 방지할 수 있다.Further, by forming a film made of the second material on the surface of the conductive path, the sunshade deposited on the conductive path can be formed. Therefore, the anchor effect can be generated to prevent warpage and peeling of the conductive path.
또한, 본 발명의 회로 장치의 제조 방법에서는 도전로의 재료가 되는 도전박 자체를 지지 기판으로서 기능시켜 분리홈의 형성시 또는 회로 소자의 실장, 절연성 수지의 피착시까지는 도전박으로 전체를 지지하고, 또한 도전박을 각 도전로로서 분리할 때는 절연성 수지를 지지 기판으로 기능시키고 있다. 따라서, 회로 소자, 도전박, 절연성 수지의 필요 최소한으로 제조할 수 있다. 종래예에서 설명한 바와 같이, 본래 회로 장치를 구성하는 데에 있어서 지지 기판이 불필요하게 되고, 비용면에서도 염가로 할 수 있다. 또한, 지지 기판이 불필요한 점, 도전로가 절연성 수지에 매립되어 있는 점, 또한 절연성 수지와 도전박의 두께의 조정이 가능하며, 또한 본딩 와이어를 필요로 하지 않음으로써 매우 얇은 회로 장치를 형성할 수 있다는 장점도 있다.In the method of manufacturing a circuit device of the present invention, the conductive foil itself, which is a material of the conductive path, functions as a support substrate, and the whole is supported by the conductive foil until the formation of the separation groove or the mounting of the circuit element and the deposition of the insulating resin. In addition, when separating electrically conductive foil as each electrically conductive path, insulating resin is functioning as a support substrate. Therefore, it can manufacture with the minimum of a circuit element, an electrically conductive foil, and insulating resin. As described in the prior art, the support substrate is unnecessary in the original circuit device configuration, and the cost can be reduced. In addition, since the support substrate is unnecessary, the conductive path is embedded in the insulating resin, the thickness of the insulating resin and the conductive foil can be adjusted, and a very thin circuit device can be formed by not requiring a bonding wire. There is also an advantage.
또한, 도 18로부터 명백한 바와 같이, 관통 구멍의 형성 공정, 도체의 인쇄 공정(세라믹 기판의 경우) 등을 생략할 수 있기 때문에, 종래보다 제조 공정을 대폭 단축할 수 있어, 전체 공정을 단축시킬 수 있다는 이점을 갖는다. 또한, 프레임 금형도 전혀 불필요하여 납기가 매우 짧아지는 제조 방법이다.As can be seen from Fig. 18, the through-hole forming step, the conductor printing step (in the case of the ceramic substrate), and the like can be omitted, so that the manufacturing step can be significantly shorter than before, and the entire step can be shortened. That has the advantage. Moreover, it is a manufacturing method in which a frame metal mold | die is unnecessary at all and a delivery time becomes very short.
다음에, 도전박의 두께보다도 얇게 제거하는 공정(예를 들면, 하프 에칭)까지는 도전로를 개개로 분리하지 않고 처리할 수 있기 때문에, 매우 작은 기판에 많은 회로 장치를 집적화하여 제조하므로, 작업성이 향상되는 특징도 갖는다.Next, the process can be performed without removing the conductive paths individually, until the process of removing the thickness thinner than the thickness of the conductive foil (for example, half etching). Therefore, many circuit devices are integrated and manufactured on a very small substrate. It also has this improved feature.
또한, 도전로와 절연성 수지로 동일면을 형성하기 때문에 실장된 회로 장치는 실장 기판 상의 도전로 상측면에 맞닿지 않고 어긋날 수 있다. 특히, 위치가 어긋나 실장된 회로 장치를 수평 방향으로 어긋나게 하여 재배치할 수 있다. 또한, 회로 장치의 실장 후, 납재가 녹아 있으면, 어긋나 실장된 회로 장치는 녹은 납재의 표면 장력에 의해 도전로 상부로 스스로 되돌아가서 회로 장치 자신에 의한 재배치가 가능해진다.Further, since the same surface is formed of the conductive path and the insulating resin, the mounted circuit device can be shifted without contacting the upper surface of the conductive path on the mounting substrate. In particular, it can displace | position and displace the mounted circuit apparatus in a horizontal direction. In addition, if the brazing filler material is melted after mounting the circuit device, the shifted and mounted circuit device will return to the upper portion of the conductive path by the surface tension of the melted brazing filler material and can be rearranged by the circuit device itself.
Claims (23)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266685A JP3639514B2 (en) | 2000-09-04 | 2000-09-04 | Circuit device manufacturing method |
| JP2000-266685 | 2000-09-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020018929A KR20020018929A (en) | 2002-03-09 |
| KR100400629B1 true KR100400629B1 (en) | 2003-10-04 |
Family
ID=18753731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0007482A KR100400629B1 (en) | 2000-09-04 | 2001-02-15 | Circuit device and method of manufacturing the same |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3639514B2 (en) |
| KR (1) | KR100400629B1 (en) |
| CN (1) | CN1244258C (en) |
| TW (1) | TW486920B (en) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812552B2 (en) | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
| US8236612B2 (en) | 2002-04-29 | 2012-08-07 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
| US7799611B2 (en) | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
| JP2004071899A (en) * | 2002-08-07 | 2004-03-04 | Sanyo Electric Co Ltd | Circuit device and its producing method |
| US20040058478A1 (en) | 2002-09-25 | 2004-03-25 | Shafidul Islam | Taped lead frames and methods of making and using the same in semiconductor packaging |
| JP4183500B2 (en) * | 2002-12-20 | 2008-11-19 | 三洋電機株式会社 | Circuit device and manufacturing method thereof |
| JP4135565B2 (en) * | 2003-06-06 | 2008-08-20 | 松下電器産業株式会社 | Electronic circuit device and manufacturing method thereof |
| JP4559777B2 (en) * | 2003-06-26 | 2010-10-13 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| JP4446772B2 (en) * | 2004-03-24 | 2010-04-07 | 三洋電機株式会社 | Circuit device and manufacturing method thereof |
| JP2007116013A (en) * | 2005-10-24 | 2007-05-10 | Renesas Technology Corp | Semiconductor device and power supply using same |
| US7663211B2 (en) * | 2006-05-19 | 2010-02-16 | Fairchild Semiconductor Corporation | Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture |
| EP2084744A2 (en) | 2006-10-27 | 2009-08-05 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
| JP2008124136A (en) * | 2006-11-09 | 2008-05-29 | Denso Corp | Semiconductor package, and manufacturing method thereof |
| JP5003418B2 (en) * | 2007-11-08 | 2012-08-15 | トヨタ自動車株式会社 | Semiconductor device and manufacturing method thereof |
| JP4800290B2 (en) * | 2007-12-10 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| KR101064755B1 (en) * | 2008-12-24 | 2011-09-15 | 엘지이노텍 주식회사 | Structure for multi-row lead frame and semiconductor package thereof and manufacture method thereof |
| JP5445368B2 (en) * | 2010-07-13 | 2014-03-19 | サンケン電気株式会社 | Semiconductor module and method for manufacturing semiconductor module |
| US20150382478A1 (en) * | 2013-02-12 | 2015-12-31 | Meiko Electronics Co., Ltd. | Device embedded substrate and manufacturing method of device embedded substrate |
| US9196577B2 (en) * | 2014-01-09 | 2015-11-24 | Infineon Technologies Ag | Semiconductor packaging arrangement |
| CN104392969A (en) * | 2014-10-13 | 2015-03-04 | 华东光电集成器件研究所 | Impact-resistant packaging structure of multi-chip integrated circuit |
| DE102015103779A1 (en) * | 2015-03-16 | 2016-09-22 | Pac Tech-Packaging Technologies Gmbh | Chip arrangement and method for forming a contact connection |
| CN107565922B (en) * | 2017-09-13 | 2020-07-03 | 湖南省福晶电子有限公司 | Preparation method of SMD ceramic planar base |
| CN110416101A (en) * | 2019-08-07 | 2019-11-05 | 深圳市顺益微电子有限公司 | Use sintering silver paste as the power module copper sheet welding procedure of bonding agent |
| JP7157028B2 (en) | 2019-09-17 | 2022-10-19 | アオイ電子株式会社 | Semiconductor device and method for manufacturing semiconductor device |
| CN114126187A (en) * | 2020-08-26 | 2022-03-01 | 宏恒胜电子科技（淮安）有限公司 | Circuit board with embedded heat dissipation structure and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980012306A (en) * | 1996-07-11 | 1998-04-30 | 김광호 | A printed circuit board on which a resin dam is formed and a chip on board type semiconductor chip package |
-
2000
- 2000-09-04 JP JP2000266685A patent/JP3639514B2/en not_active Expired - Lifetime
-
2001
- 2001-02-15 CN CNB011123885A patent/CN1244258C/en not_active Expired - Lifetime
- 2001-02-15 KR KR10-2001-0007482A patent/KR100400629B1/en active IP Right Grant
- 2001-02-15 TW TW090103348A patent/TW486920B/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980012306A (en) * | 1996-07-11 | 1998-04-30 | 김광호 | A printed circuit board on which a resin dam is formed and a chip on board type semiconductor chip package |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1244258C (en) | 2006-03-01 |
| JP3639514B2 (en) | 2005-04-20 |
| CN1342035A (en) | 2002-03-27 |
| KR20020018929A (en) | 2002-03-09 |
| JP2002076245A (en) | 2002-03-15 |
| TW486920B (en) | 2002-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100400629B1 (en) | Circuit device and method of manufacturing the same | |
| KR100484696B1 (en) | Circuit device and method of manufacturing the same | |
| KR100386520B1 (en) | Manufacturing method of circuit device and circuit device | |
| KR100639738B1 (en) | Fabrication method of circuit device | |
| KR20050096851A (en) | Circuit device and manufacturing method therof | |
| JP3574026B2 (en) | Circuit device and method of manufacturing the same | |
| JP3561683B2 (en) | Circuit device manufacturing method | |
| JP2001217372A (en) | Circuit device and method of manufacturing the same | |
| JP3609684B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3691335B2 (en) | Circuit device manufacturing method | |
| JP3574025B2 (en) | Circuit device and method of manufacturing the same | |
| JP3668090B2 (en) | Mounting board and circuit module using the same | |
| JP3634709B2 (en) | Semiconductor module | |
| JP3510839B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2001250884A (en) | Manufacturing method of circuit device | |
| JP4443190B2 (en) | Manufacturing method of semiconductor device | |
| JP3869633B2 (en) | Manufacturing method of semiconductor device | |
| JP2001250887A (en) | Manufacturing method of circuit device | |
| JP3691328B2 (en) | Circuit device and circuit module | |
| JP3639495B2 (en) | Circuit device manufacturing method | |
| JP3778783B2 (en) | Circuit device and manufacturing method thereof | |
| JP2005175509A (en) | Circuit arrangement | |
| JP4036603B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2001250883A (en) | Manufacturing method of circuit device | |
| JP2001223318A (en) | Circuit device and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120907 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130903 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170818 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180903 Year of fee payment: 16 |