JP2001250883A - Manufacturing method of circuit device - Google Patents

Manufacturing method of circuit device

Info

Publication number
JP2001250883A
JP2001250883A JP2000063218A JP2000063218A JP2001250883A JP 2001250883 A JP2001250883 A JP 2001250883A JP 2000063218 A JP2000063218 A JP 2000063218A JP 2000063218 A JP2000063218 A JP 2000063218A JP 2001250883 A JP2001250883 A JP 2001250883A
Authority
JP
Japan
Prior art keywords
conductive
conductive path
circuit
conductive foil
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000063218A
Other languages
Japanese (ja)
Inventor
Yoshiyuki Kobayashi
Eiju Maehara
Shigeaki Mashita
Katsumi Okawa
Junji Sakamoto
Noriaki Sakamoto
Yukitsugu Takahashi
栄寿 前原
則明 坂本
克実 大川
義幸 小林
茂明 真下
純次 阪本
幸嗣 高橋
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, 三洋電機株式会社 filed Critical Sanyo Electric Co Ltd
Priority to JP2000063218A priority Critical patent/JP2001250883A/en
Priority claimed from US09/671,220 external-priority patent/US6562660B1/en
Publication of JP2001250883A publication Critical patent/JP2001250883A/en
Application status is Pending legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19106Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Abstract

PROBLEM TO BE SOLVED: To solve a problem where a printed substrate, a ceramic substrate, a flexible sheet or the like is used as a support substrate and the thickness of the support substrate essentially unnecessary for a circuit device, causes size increase of the circuit device. SOLUTION: After a separation groove 54 is formed in a first conductive foil 60A, a circuit element is mounted and insulation resin 50 is applied by using the laminated conductive foil 60 as a support substrate and reversed. Thereafter, a second conductive foil 60B is etched and separated as a conductive path by using the insulation resin 50 as a support substrate. Therefore, a circuit device where a conductive path 51 and a circuit element 52 are supported by the insulation resin 50 can be realized without adopting a support substrate. Furthermore, since there are wirings L1 to L3 which become absolutely necessary for a circuit, and a bending structure 59 and eaves 58 are provided, drop- out can be prevented.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、回路装置およびその製造方法に関し、特に薄型の回路装置の製造方法に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a circuit device and a manufacturing method thereof, and more particularly to a method for manufacturing a thin circuit device.

【0002】 [0002]

【従来の技術】従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。 Conventionally, circuit devices to be set in the electronic device, since the mobile phone, is employed in a computer or the like of the portable, compact, thinner, lighter is required.

【0003】例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。 For example, when described as an example of a semiconductor device as a circuit device, as a general semiconductor device, there is a conventional normal package type semiconductor device sealed by transfer molding. この半導体装置1は、図24のように、 The semiconductor device 1 includes, as shown in FIG. 24,
プリント基板PSに実装される。 It is mounted on a printed circuit board PS.

【0004】またこのパッケージ型半導体装置1は、半導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3 [0004] The packaged semiconductor device 1, the periphery of the semiconductor chip 2 covered with a resin layer 3, the resin layer 3
の側部から外部接続用のリード端子4が導出されたものである。 Lead terminals 4 from the side of the external connection in which was derived.

【0005】しかしこのパッケージ型半導体装置1は、 [0005] However, this package type semiconductor device 1,
リード端子4が樹脂層3から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。 Lead terminals 4 are to go out from the resin layer 3, a large overall size, size reduction, did not satisfy the thickness and weight reduction.

【0006】そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。 [0006] Therefore, miniaturization competing each company, in order to realize a thin and lightweight, to develop a variety of structure, recently called a CSP (chip size package), the size of the chip and the equivalent of wafer scale CSP, or CSP slightly larger size have been developed than the chip size.

【0007】図25は、支持基板としてガラスエポキシ基板5を採用した、チップサイズよりも若干大きいCS [0007] Figure 25 adopts the glass epoxy substrate 5, slightly larger than the chip size CS as the support substrate
P6を示すものである。 Shows the P6. ここではガラスエポキシ基板5 Here, the glass epoxy substrate 5
にトランジスタチップTが実装されたものとして説明していく。 It will be described as a transistor chip T is mounted on.

【0008】このガラスエポキシ基板5の表面には、第1の電極7、第2の電極8およびダイパッド9が形成され、裏面には第1の裏面電極10と第2の裏面電極11 [0008] On the surface of this glass epoxy substrate 5, the first electrode 7, the second electrode 8 and a die pad 9 are formed, the first back electrode 10 on the back side second back electrode 11
が形成されている。 There has been formed. そしてスルーホールTHを介して、 And through a through hole TH,
前記第1の電極7と第1の裏面電極10が、第2の電極8と第2の裏面電極11が電気的に接続されている。 Wherein the first electrode 7 is the first back electrode 10, and the second electrode 8 and the second back electrode 11 are electrically connected. またダイパッド9には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極7 The transistor chip T of the bare is fixed to the die pad 9, the emitter electrode and the first electrode of the transistor 7
が金属細線12を介して接続され、トランジスタのベース電極と第2の電極8が金属細線12を介して接続されている。 There are connected via a thin metal wire 12, a base electrode and a second electrode 8 of the transistor is connected via a metal thin wire 12. 更にトランジスタチップTを覆うようにガラスエポキシ基板5に樹脂層13が設けられている。 The resin layer 13 is provided on the glass epoxy substrate 5 so as to cover the transistor chip T.

【0009】前記CSP6は、ガラスエポキシ基板5を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極10、11までの延在構造が簡単であり、安価に製造できるメリットを有する。 [0009] The CSP6 is to employ a glass epoxy substrate 5, unlike the wafer scale CSP, it is easy extending structure from the chip T to the back electrodes 10 and 11 for external connection, the benefits can be manufactured at low cost a.

【0010】また前記CSP6は、図24のように、プリント基板PSに実装される。 [0010] The CSP6, as in Figure 24, is mounted on the printed board PS. プリント基板PSには、 The printed circuit board PS,
電気回路を構成する電極、配線が設けられ、前記CSP Electrodes, wiring is provided to constitute an electric circuit, the CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。 6, the package type semiconductor device 1, a chip resistor CR or chip capacitor CC and the like are fixed to be electrically connected.

【0011】そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。 [0011] The circuit constituted by the printed circuit board is mounted in a variety of sets.

【0012】つぎに、このCSPの製造方法を図26および図27を参照しながら説明する。 [0012] will be described below with reference to FIGS. 26 and 27 the method of manufacturing the CSP. 尚、図27では、 In FIG. 27,
中央のガラエポ/フレキ基板と題するフロー図を参照する。 Referring to the flow diagram entitled central glass epoxy / flexible substrate.

【0013】まず基材(支持基板)としてガラスエポキシ基板5を用意し、この両面に絶縁性接着剤を介してC [0013] First, the glass epoxy substrate 5 is prepared as the substrate (support substrate), C via an insulating adhesive to the both surfaces
u箔20、21を圧着する。 Crimping the u foil 20 and 21. (以上図26Aを参照) 続いて、第1の電極7,第2の電極8、ダイパッド9、 (Or see Fig. 26A) Then, the first electrode 7, the second electrode 8, the die pad 9,
第1の裏面電極10および第2の裏面電極11対応するCu箔20、21に耐エッチング性のレジスト22を被覆し、Cu箔20、21をパターニングする。 Coating the etching resistance of the resist 22 on the Cu foil 20 and 21 corresponding first back electrode 10 and the second back electrode 11, patterning the Cu foil 20, 21. 尚、パターニングは、表と裏で別々にしても良い(以上図26B Incidentally, patterning may be separately in front and back (or FIG. 26B
を参照) 続いて、ドリルやレーザを利用してスルーホールTHのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールTHを形成する。 See) Subsequently, by using a drill or laser to form a hole for the through hole TH on the glass epoxy substrate, by plating into the hole to form a through hole TH. このスルーホールTHにより第1の電極7と第1の裏面電極1 The through hole TH and the first electrode 7 first back electrode 1
0、第2の電極8と第2の裏面電極10が電気的に接続される。 0, a second electrode 8 and the second back electrode 10 are electrically connected. (以上図26Cを参照) 更に、図面では省略をしたが、ボンデイングポストと成る第1の電極7,第2の電極8にNiメッキを施すと共に、ダイボンディングポストとなるダイパッド9にAu (Or see Fig. 26C) further, in the drawings have the omitted first electrode 7 serving as a bonding post, with applying Ni plating to the second electrode 8, the die pad 9 which becomes a die bonding post Au
メッキを施し、トランジスタチップTをダイボンディングする。 Plated, die bonding the transistor chip T.

【0014】最後に、トランジスタチップTのエミッタ電極と第1の電極7、トランジスタチップTのベース電極と第2の電極8を金属細線12を介して接続し、樹脂層13で被覆している。 [0014] Finally, the emitter electrode and the first electrode 7 of the transistor chip T, a base electrode and a second electrode 8 of the transistor chip T is connected via the metal thin wire 12, it is covered with the resin layer 13. (以上図26Dを参照) そして必要により、ダイシングして個々の電気素子として分離している。 The (or Figure 26D reference) and necessary, are separated by dicing as individual electrical devices. 図26では、ガラスエポキシ基板5 In Figure 26, the glass epoxy substrate 5
に、トランジスタチップTが一つしか設けられていないが、実際は、トランジスタチップTがマトリックス状に多数個設けられている。 In, the transistor chip T is provided only one, in fact, the transistor chip T is provided a large number in a matrix. そのため、最後にダイシング装置により個別分離されている。 Therefore, it is individually separated by finally dicing apparatus.

【0015】以上の製造方法により、支持基板5を採用したCSP型の電気素子が完成する。 [0015] By the above manufacturing method, CSP type electrical device employing the supporting substrate 5 is completed. この製造方法は、 This manufacturing method,
支持基板としてフレキシブルシートを採用しても同様である。 The same applies to adopt a flexible sheet as the support substrate.

【0016】一方、セラミック基板を採用した製造方法を図27左側のフローに示す。 [0016] On the other hand, it illustrates a manufacturing method adopting a ceramic substrate 27 left flow. 支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、 After preparing the ceramic substrate which is a supporting substrate, forming a through hole, then,
導電ペーストを使い、表と裏の電極を印刷し、焼結している。 Use conductive paste was printed front and back electrodes, and sintering. その後、前製造方法の樹脂層を被覆するまでは図26の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。 Thereafter, until covering the resin layer before the manufacturing method is the same as the manufacturing method of FIG. 26, the ceramic substrate is very fragile, unlike flexible sheet or a glass epoxy substrate, use a die for would immediately missing there is a problem that can not have mold. そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。 Therefore, potted sealing resin, after curing, polished to flatten the sealing resin are individually separated with the last dicing apparatus.

【0017】 [0017]

【発明が解決しようとする課題】図25に於いて、トランジスタチップT、接続手段7〜12および樹脂層13 In Figure 25 [0008], the transistor chip T, connecting means 7 to 12 and the resin layer 13
は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する電気回路装置を提供するのは難しかった。 An electrical connection to the outside, in order to protect the transistor, is a necessary component, miniaturization only this component, thin, is difficult to provide an electric circuit device which realizes light weight It was.

【0018】また、支持基板となるガラスエポキシ基板5は、前述したように本来不要なものである。 Further, the glass epoxy substrate 5 which becomes the support substrate is unnecessary originally as described above. しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板5を無くすことができなかった。 But the manufacturing process, for bonding the electrode adopts as the supporting substrate, it was not possible to eliminate this glass epoxy substrate 5.

【0019】そのため、このガラスエポキシ基板5を採用することによって、コストが上昇し、更にはガラスエポキシ基板5が厚いために、回路装置として厚くなり、 [0019] Therefore, by adopting this glass epoxy substrate 5, the cost increases, even for thick glass epoxy substrate 5, thickened as a circuit device,
小型化、薄型化、軽量化に限界があった。 Smaller, thinner, there is a limit to the weight reduction.

【0020】更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなる問題もあった。 Furthermore, the through hole forming step of connecting a sure both sides of the electrodes in a glass epoxy substrate or a ceramic substrate is essential, there is also the manufacturing process becomes long problems.

【0021】図28は、ガラスエポキシ基板、セラミック基板または金属基板等に形成されたパターン図を示すものである。 [0021] FIG. 28 shows a glass epoxy substrate, a pattern diagram formed on the ceramic substrate or a metal substrate. このパターンは、一般にIC回路が形成されており、トランジスタチップ21、ICチップ22、 This pattern is generally IC circuit is formed, and transistor chip 21, IC chip 22,
チップコンデンサ23および/またはチップ抵抗24が実装されている。 Chip capacitors 23 and / or a chip resistor 24 are mounted. このトランジスタチップ21やICチップ22の周囲には、配線25と一体となったボンディングパッド26が形成され、金属細線28を介してチップ21、22とボンディングパッドが電気的に接続されている。 This around the transistor chip 21 and the IC chip 22 is formed a bonding pad 26 which is integral with the wiring 25, via a thin metal wire 28 chip 21 and the bonding pads are electrically connected. また配線29は、外部リードパッド30と一体となり形成されている。 The wiring 29 is formed becomes integrated with the external lead pad 30. これらの配線25、29は、基板の中を曲折しながら延在され、必要によってはICチップの中で一番細く形成されている。 These wires 25 and 29 are extended while bent through the substrate, and is most narrow form in the IC chip is necessary. 従って、この細い配線は、基板と接着面積が非常に少なく、配線が剥がれたり、反ったりする問題があった。 Therefore, the narrow wiring board and the adhesive area is very small, the wiring is peeled off, there is a problem that warped. またボンディングパッド26は、パワー用のボンディングパッドと小信号用のボンディングパッドがあり、特に小信号用のボンディングパッドは、接着面積が小さく、膜剥がれの原因となっていた。 The bonding pads 26, there are bonding pads for bonding pads and small-signal for the power, in particular a bonding pad for small signal, the bonding area small, thus causing film peeling.

【0022】更には、外部リードパッドには、外部リードが固着されるが、外部リードに加えられる外力により、外部リードパッドが剥がれる問題もあった。 [0022] Furthermore, the external lead pad, but the external leads are secured, by an external force applied to the external leads, there was also an external lead pad peels off problem.

【0023】 [0023]

【課題を解決するための手段】本発明は、前述した多くの課題に鑑みて成され、第1に、所定の形状にパターニングされ側面が湾曲した導電路を導電箔で支持し、所望の回路素子を所望の前記導電路上に電気的に接続して固着し、前記回路素子および前記導電路を絶縁性樹脂で被覆し、少なくとも導電路に対応する部分を除いた前記導電箔を除去することで解決するものである。 Means for Solving the Problems The present invention is made in view of the many problems described above, the first, supported with a conductive foil conductive path side is patterned into a predetermined shape is curved, a desired circuit the element fixed electrically connected to the desired the conductive path, the circuit element and the conductive path is coated with an insulating resin, by removing the conductive foil excluding the portion corresponding to at least the conductive path it is intended to resolve.

【0024】本製造方法により、スルーホールを不要にできると同時に、導電箔を支持基板且つ導電路と成るように活用し、構成要素を最小限にし、且つ導電路が前記絶縁性樹脂から抜けない構造としている。 [0024] By this manufacturing method, at the same time can be a through hole is unnecessary, by utilizing a conductive foil in such a way that the supporting substrate and the conductive path, and the components to a minimum, and the conductive path can not be pulled out from the insulating resin It has a structure.

【0025】第2に、第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、少なくとも導電路と成る領域を除いた前記第1の導電箔に分離溝を形成して側面が湾曲構造の第1の導電路を形成する工程と、所望の回路素子を所望の前記第1の導電路上に電気的に接続して固着する工程と、前記回路素子および前記第1の導電路を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、前記分離溝に対応する部分の前記第2の導電箔を除去し、前記第1の導電路の裏面に第2の導電路を形成する工程とを具備することで解決するものである。 [0025] Second, the steps of the second conductive foil to prepare a laminated conductive foil laminated on the back surface of the first conductive foil, separated on the first conductive foil excluding the area formed with at least conductive path a step of the side to form a groove to form a first conductive path of the curved structure, a step of fixing by connecting a desired circuit element electrically to the desired first conductive path, the circuit elements and covering the first conductive path, said a step of molding an insulating resin so as to fill the isolation trenches, wherein the second conductive foil a portion corresponding to the separation groove is removed, the first the back surface of the conductive path is to be resolved by and forming a second conductive path.

【0026】第2の導電箔を第1の導電路を形成する際のエッチングストッパーとして活用すると共に第1の導電路がバラバラになることを防止している。 The first conductive path as well as take advantage of the second conductive foil as an etching stopper when forming the first conductive path is prevented from falling apart. しかも最終的には第2の導電路として使用している。 Moreover ultimately it is used as the second conductive path. また分離溝に充填された絶縁性樹脂により導電路を一体に支持し、導電路の抜けを防止している。 The conductive paths integrally supported by filling the isolation trench insulating resin, to prevent the loss of the conductive path. もちろんスルーホールも不要にできる。 It can also be unnecessary course through-hole.

【0027】第3に、第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、前記第1 [0027] Thirdly, a step of preparing a laminated conductive foil second conductor foil is laminated on the back surface of the first conductive foil, wherein the first
の導電箔表面の少なくとも導電路となる領域に耐食性の導電被膜を形成する工程と、少なくとも導電路となる領域を除いた前記導電箔に分離溝を形成して側面が湾曲構造の第1の導電路を形成する工程と、所望の前記第1の導電路上に回路素子を固着する工程と、前記回路素子の電極と所望の前記第1の導電路とを電気的に接続する接続手段を形成する工程と前記回路素子、前記接続手段および第1の導電路を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドし、前記導電路と前記絶縁性樹脂を嵌合させる工程と、前記分離溝を設けていない前記第2の導電箔を除去し、前記第1の導電路の裏面に第2の導電路を形成する工程とを具備することで解決するものである。 Forming a corrosion-resistant conductive coating in a region to be at least conductive path of the conductive foil surfaces, the side surface to form a separation groove on the conductive foil, except for the regions to be at least conductive path first conductive curved structure forming a step of forming a road, a step of fixing the circuit elements in the desired first conductive path, the connecting means for electrically connecting the electrode of the circuit element and the desired first conductive path step and the circuit element, covering the connection means and the first conductive path, molded with an insulating resin to be filled in the isolation trench, the step of fitting the conductive path and the insulating resin, the isolation trench by removing the second conductive foil provided with no, solves by and forming a second conductive path to the back surface of the first conductive path.

【0028】第2の導電箔を第1の導電路を形成する際のエッチングストッパーとして活用すると共に第1の導電路がバラバラになることを防止している。 The first conductive path as well as take advantage of the second conductive foil as an etching stopper when forming the first conductive path is prevented from falling apart. しかも最終的には第2の導電路として使用している。 Moreover ultimately it is used as the second conductive path. また導電被膜を採用することで導電路の表面にひさしを形成し、このひさしを被覆し且つ分離溝に充填される絶縁性樹脂により、導電路の抜けを防止している。 The eaves is formed on the surface of the conductive path by adopting the conductive coating, the insulating resin filled the eaves to the coated and separation grooves, thereby preventing loss of the conductive path. もちろんスルーホールも不要にできる。 It can also be unnecessary course through-hole.

【0029】第4に、第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、少なくとも導電路と成る領域を除いた前記第1の導電箔に、分離溝を形成して側面が湾曲構造の導電路を形成する工程と、所望の前記導電路上に回路素子を固着する工程と、 [0029] Fourth, the steps of the second conductive foil to prepare a laminated conductive foil laminated on the back surface of the first conductive foil, the first conductive foil excluding the area formed with at least conductive path, a step of the side surface forms a conductive path curved configuration to form an isolation trench, the step of fixing the circuit elements to a desired said conductive path,
前記回路素子の電極と所望の前記第1の導電路とを電気的に接続する接続手段を形成する工程と前記回路素子、 Wherein the step of forming a connecting means for electrically connecting the electrode of the circuit element and the desired first conductive path circuit elements,
前記接続手段および第1の導電路を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドし、前記第1 The covers the connecting means and the first conductive path, molded with an insulating resin to be filled in the isolation trench, wherein the first
の導電路と前記絶縁性樹脂を嵌合させる工程と、前記分離溝を設けていない前記第1の導電箔を除去し、前記第1の導電路の裏面に第2の導電路を形成する工程と、前記絶縁性樹脂を切断して個別の回路装置に分離する工程とを具備することで解決するものである。 Step conductive path between the a step of fitting an insulating resin, removing the first conductive foil not provided with the separation grooves, to form a second conductive path to the back surface of the first conductive path If, by cutting the insulating resin solves in that it comprises a step of separating into individual circuit devices.

【0030】第5に、導第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、前記第1の導電箔表面の少なくとも導電路となる領域に耐食性の導電被膜を形成する工程と、 少なくとも第1の導電路となる領域を除いた前記第1の導電箔に、分離溝を形成して側面が湾曲構造の導電路を形成する工程と、 所望の前記第1の導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記第1の導電路とを電気的に接続する接続手段を形成する工程と前記回路素子を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドし、前記第1の導電路と前記絶縁性樹脂を嵌合させる工程と、 前記分離溝を設けていない前記第2の導電箔を除去し前記第1の導電路の裏面に第2の導電路を形成する工程と、 前 The corrosion resistance to a 5, a step of a second conductive foil to the back surface of the conductive first conductive foil is prepared a laminated conductive foil laminated, in a region to be at least conductive path of the first conductive foil surface of forming a conductive film, the first conductive foil excluding the area comprising at least a first conductive path, comprising the steps of side forming the isolation trench to form a conductive path of the curved structure, desired a step of fixing the circuit element to said first conductive path, and cover the the electrode of the circuit element and the step of forming a desired first conductive path and connection means for electrically connecting the circuit elements, the separation molded with an insulating resin so as to fill the grooves, the step of fitting said insulating resin and said first conductive path, the separation grooves were provided not removing the second conductive foil forming a second conductive path to the back surface of the first conductive path, before 絶縁性樹脂を切断して個別の回路装置に分離する工程とを具備することで解決するものである。 Solves in that it comprises a step of separating into individual circuit devices by cutting the insulating resin.

【0031】 [0031]

【発明の実施の形態】回路装置を説明する第1の実施の形態 まず本発明の回路装置について図1を参照しながらその構造について説明する。 For reference while the structure 1 for the circuit device of the first embodiment is first present invention described DETAILED DESCRIPTION OF THE INVENTION A circuit device will be described.

【0032】図1には、絶縁性樹脂50に埋め込まれた導電路51を有し、前記導電路51上には回路素子52 [0032] Figure 1 includes a conductive path 51 which is embedded in the insulating resin 50, on the conductive path 51 is the circuit element 52
が固着され、前記絶縁性樹脂50で導電路51を支持して成る回路装置53が示されている。 There are fixed, the circuit device 53 formed by supporting a conductive path 51 in the insulating resin 50 is shown. しかも導電路51 Moreover conductive path 51
の側面は湾曲構造59を有している。 Side has a curved structure 59.

【0033】本構造は、回路素子52A、52B、複数の第1の導電路51A〜51Cと、この第1の導電路5 [0033] This structure is, the circuit elements 52A, 52B, a plurality of first conductive path 51A to 51C, the first conductive path 5
1A〜51Cを埋め込む絶縁性樹脂50の3つの材料で主に構成され、第1の導電路51A〜50Cの間には、 Is mainly composed of three materials of the insulating resin 50 to embed 1A~51C, between the first conductive path 51A~50C,
この絶縁性樹脂50で充填された分離溝54が設けられる。 Isolation trenches 54 filled with the insulating resin 50 is provided. そして絶縁性樹脂50により湾曲構造59の前記導電路51が支持されている。 And the conductive path 51 curved structure 59 is supported by the insulating resin 50.

【0034】更に詳しくは、前記導電路51の実質殆どは、積層構造で成り、第1の導電路51Aと第2の導電路51S、第1の導電路51Bと第2の導電路51Tおよび第1の導電路51Cと第2の導電路51Uが積層されている。 [0034] More specifically, substantially most of the conductive path 51 comprises a stacked structure, the first conductive path 51A and the second conductive path 51S, a first conductive path 51B second conductive path 51T and the 1 of conductive path 51C and the second conductive path 51U is laminated.

【0035】絶縁性樹脂としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。 [0035] As the insulating resin, a thermosetting resin such as epoxy resin, or polyimide resin, a thermoplastic resin such as polyphenylene sulfide. また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。 The insulating resin, a resin hardened by use of a mold, dipping, as long as it is a resin can be coated by the coating, all resins can be employed.

【0036】また積層導電箔は、上層の第1の導電路がCu(またはAl)を主材料とし、下層の第2の導電路がAl(またはCu)を主材料とする構造が一例としてあげられる。 Further laminated conductive foil, the first conductive path of the upper layer of Cu (or Al) as a primary material, like the second conductive path of the lower layer is Al (or Cu) as an example structure of a main material It is.

【0037】また回路素子52の接続手段は、金属細線55A、ロウ材から成る導電ボール、扁平する導電ボール、半田等のロウ材55B、Agペースト等の導電ペースト55C、導電被膜または異方性導電性樹脂等である。 Further connection means of the circuit element 52 is a metal thin wires 55A, conductive balls made of brazing material, conductive ball, a brazing material 55B such as solder, conductive paste 55C such as Ag paste, a conductive film or an anisotropic conductive to flat a sexual resin. これら接続手段は、回路素子52の種類、回路素子52の実装形態で選択される。 These connecting means, the type of the circuit element 52 are selected in implementation of the circuit element 52. 例えば、ベアの半導体素子であれば、表面の電極と導電路51との接続は、金属細線が選択され、CSP、フリップチップ等であれば半田ボールや半田バンプが選択される。 For example, if the semiconductor element of bare, connection between the surface electrode and the conductive path 51, the thin metal wires are selected, CSP, a solder ball or solder bump is selected if a flip chip or the like. またチップ抵抗、 The chip resistance,
チップコンデンサは、半田55Bが選択される。 Chip capacitors, solder 55B is selected. またパッケージされた回路素子、例えばBGAやパッケージ型の半導体素子等を導電路51に実装しても問題はなく、 The packaged circuit element, for example be mounted BGA or package type semiconductor device such as a conductive path 51 problem is not,
これを採用する場合、接続手段は半田が選択される。 When employing this connection means solder is selected.

【0038】また回路素子と導電路51Aとの固着は、 Further fixing of the circuit element and the conductive path 51A is
電気的接続が不要であれば、絶縁性接着剤が選択され、 If is not required electrical connection, an insulating adhesive is selected,
また電気的接続が必要な場合は、導電被膜が採用される。 If addition is required electrical connections, the conductive film is employed. ここでこの導電被膜は少なくとも一層あればよい。 Wherein the conductive coating may be at least more.

【0039】この導電被膜として考えられる材料は、N [0039] Materials which are considered as the conductive coating, N
i、Ag、Au、PtまたはPd等であり、蒸着、スパッタリング、CVD等の低真空、または高真空下の被着、メッキまたは導電ペーストの焼結等により被覆される。 i, Ag, Au, a Pt or Pd, etc., evaporation, sputtering, deposition target under low vacuum or high vacuum, such as CVD, is covered by sintering or the like of the plating or conductive paste.

【0040】例えばAgは、Auと接着するし、ロウ材とも接着する。 [0040] For example Ag is to be bonded to the Au, bonding with the brazing material. よってチップ裏面にAu被膜が被覆されていれば、そのままAg被膜、Au被膜、半田被膜を導電路51Aに被覆することによってチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。 Therefore if Au film is coated on the back surface of the chip, as is Ag film, Au film, chip can thermocompression bonding by coating the solder coating on the conductive path 51A, the chip can be fixed also through the brazing material such as solder .
ここで、前記導電被膜は複数層に積層された導電被膜の最上層に形成されても良い。 Here, the conductive film may be formed on the uppermost conductive film are stacked in a plurality of layers. 例えば、Cuの導電路51 For example, Cu of the conductive path 51
Aの上には、Ni被膜、Au被膜の二層が順に被着されたもの、Ni被膜、Cu被膜、半田被膜の三層が順に被着されたもの、Ag被膜、Ni被膜の二層が順に被覆されたものが形成できる。 On the A are those Ni film, two layers of Au coating is sequentially deposited, Ni film, Cu film, which three layers of solder coating is sequentially deposited, Ag film, two layers of Ni coat those covered in order can be formed. 尚、これら導電被膜の種類、積層構造は、これ以外にも多数あるが、ここでは省略をする。 The kind of these conductive coatings, laminated structure, there are many other than the above, where the omitted.

【0041】本回路装置は、導電路51を被覆し且つ前記第1の導電路51A〜51Cの間の前記分離溝54に充填されて一体に支持する絶縁性樹脂50を有している。 The present circuit arrangement, and covers the conductive path 51 is filled in the isolation trench 54 between the first conductive path 51A~51C has an insulating resin 50 for integrally supporting.

【0042】この導電路51間は、分離溝54となり、 [0042] During this conductive path 51 is next to the separation groove 54,
ここに絶縁性樹脂50が充填されることで、お互いの絶縁がはかれるメリットを有する。 Here By insulating resin 50 is filled, with the benefits attained insulating each other.

【0043】この湾曲構造59の導電路51A〜51C The conductive path 51A~51C of the bending structure 59
の間は、分離溝54となり、ここに絶縁性樹脂50が充填されることで、導電路51A〜51Cの抜けが防止できると同時にお互いの絶縁がはかれるメリットを有する。 During the, next separation groove 54, here by the insulating resin 50 is filled, with the benefits of simultaneous isolation of each other can be achieved to be able to prevent the omission of the conductive path 51A to 51C.

【0044】また、回路素子52を被覆し且つ導電路5 [0044] Further, and conductive paths to cover the circuit element 52 5
1A〜51Cの間の分離溝54に充填され第2の導電路51S〜51Uを露出して一体に支持する絶縁性樹脂5 An insulating resin is filled in the isolation trench 54 between the 1A~51C to expose the second conductive path 51S~51U supporting integrally 5
0を有している。 And has a 0.

【0045】第2の導電路51S〜51Uを露出することにより、第2の導電路の裏面が外部との接続を可能にし、図25の如き従来構造のスルーホールTHを不要にできる特徴を有する。 [0045] By exposing the second conductive path 51S~51U, the rear surface of the second conductive path to allow the connection with the external, with the features can be made unnecessary through holes TH-mentioned conventional structure of FIG. 25 .

【0046】しかも回路素子がロウ材、Au、Ag等の導電被膜を介して直接固着されている場合、導電路52 [0046] Moreover if the circuit element is a brazing material, Au, are fixed directly via a conductive coating such as Ag, conductive paths 52
Aから発生する熱を導電路51Aを介して実装基板に伝えることができる。 It can transfer heat generated from the A to the mounting substrate via the conductive path 51A. 特に放熱により、駆動電流の上昇等の特性改善が可能となる半導体チップに有効である。 In particular by the radiation, it is effective in semiconductor chips Improvement of increase of the drive current becomes possible.

【0047】図1は、複数の回路素子でIC回路を構成するものであり、特に回路素子と回路素子を接続する導電路は、配線として機能しているが、図1Bの如く、実質ランド状の形状となっている。 [0047] Figure 1 is intended to constitute an IC circuit with the plurality of circuit elements, the conductive path, especially connecting circuit elements and circuit elements, but functions as a wiring, as FIG. 1B, substantially land shape and it has a shape. しかし実際の形状は、 However, the actual shape,
図2や図28の如く、更に複雑なものである。 As shown in FIG. 2 and FIG. 28 is more complicated. 回路装置を説明する第2の実施の形態次に図2に示された回路装置53を説明する。 Illustrating a circuit device 53 shown in FIG. 2 Embodiment Next a second embodiment illustrating a circuit device.

【0048】本構造は、導電路51として配線L1〜L [0048] This structure, wiring L1~L conductive paths 51
3が形成されており、それ以外は、図1の構造と実質同一である。 3 is formed, otherwise, a structure substantially same FIG. よってこの配線L1〜L3について説明する。 Therefore, a description will be given this wiring L1~L3.

【0049】前述したように、IC回路には、小規模の回路から大規模の回路まである。 [0049] As described above, the IC circuit, from small-scale circuit to circuit of large scale. しかしここでは、図面の都合もあり、小規模な回路を図2Aに示す。 Here, however, there are also for convenience of drawings, shows a small-scale circuit in Figure 2A. この回路は、オーディオの増幅回路に多用され、差動増幅回路とカレントミラー回路が接続されたものである。 This circuit is widely used in the amplification circuit of the audio, in which the differential amplifier circuit and a current mirror circuit is connected. 前記差動増幅回路は、図2Aの如く、TR1とTR2で構成され、前記カレントミラー回路は、TR3とTR4で主に構成されている。 Said differential amplifier circuit, as shown in FIG. 2A, is composed of TR1 and TR2, the current mirror circuit is mainly composed of TR3 and TR4.

【0050】図2Bは、図2Aの回路を本回路装置に実現した時の平面図であり、図2Cは、図2BのA−A線に於ける断面図、図2Dは、B−B線に於ける断面図である。 [0050] Figure 2B is a plan view when implemented in this circuit arrangement the circuit of FIG. 2A, FIG. 2C, cross-sectional view taken along the line A-A of FIG. 2B, FIG. 2D, B-B line it is a cross-sectional view taken along the. 図2Bの左側には、TR1とTR3が実装されるダイパッド51Aが設けられ、右側にはTR2とTR4 The left side of FIG. 2B, TR1 and TR3 die pad 51A which is provided mounted, TR2 on the right and TR4
が実装されるダイパッド51Dが設けられている。 Die pad 51D is provided but is implemented. このダイパッド51A、51Dの上側には、外部接続用の電極51B、51E〜51Gが設けられ、下側には、51 The die pad 51A, on the upper side of the 51D, electrodes 51B for external connection, 51E~51G is provided on the lower side, 51
C、51H〜51Jが設けられている。 C, 51H~51J is provided. 尚、B、Eは、 In addition, B, E is,
ベース電極、エミッタ電極を示すものである。 Base electrode shows the emitter electrode. そしてT And T
R1のエミッタとTR2のエミッタが共通接続されているため、配線L2が電極51E、51Gと一体となって形成されている。 Since the emitter and TR2 emitter of R1 are connected in common, line L2 are formed in an electrode 51E, 51G integrally. またTR3のベースとTR4のベース、TR3のエミッタとTR4のエミッタが共通接続されているため、配線L1が電極51C、55Jと一体となって設けられ、配線L3が電極55H、55Iと一体となって設けられている。 The TR3 base and TR4 base, for emitters and TR4 of TR3 is commonly connected, the wiring L1 is the electrode 51C, provided a 55J integrated, becomes a wiring L3 electrodes 55H, 55I and integral It is provided Te.

【0051】この配線L1〜L3は、特徴を有し、図2 [0051] The wiring L1~L3 is characterized, 2
8で説明すれば、配線25、配線29がこれに該当するものである。 To describe in 8, lines 25, in which the wiring 29 corresponds to this. この配線は、本回路装置の集積度により異なるが、幅は、25μm〜と非常に狭いものである。 The wiring is different, the width by the degree of integration of the circuit apparatus is very narrow and 25 m to.
尚、この25μmの幅は、ウェットエッチングを採用した場合の数値であり、ドライエッチングを採用すれば、 The width of the 25μm is a numerical value in the case of adopting the wet etching, by adopting the dry etching,
その幅は更に狭くできる。 Its width can be further narrowed.

【0052】図2Dからも明らかなように、配線L1を構成する第1の導電路51Kは、絶縁性樹脂50に埋め込まれ、側面は、湾曲構造を有すると共に絶縁性樹脂5 [0052] As is apparent from FIG. 2D, a first conductive path 51K constituting the wiring L1 is embedded in the insulating resin 50, the side surface, the insulating resin 5 which has a curved structure
0で支持されている。 It is supported by a 0. また別の表現をすれば、絶縁性樹脂50に配線が埋め込まれている。 The Stated differently, it is embedded wiring in the insulating resin 50. よって、図24〜図28の様に、たんに支持基板に配線が貼り合わされているのとは異なり、配線の抜け、反りを防止することが可能となる。 Thus, as in FIGS. 24 to 28, unlike the wiring to the supporting substrate phlegm is bonded, omission of the wiring, it is possible to prevent warping. 特に、後述する製造方法から明らかな様に、 In particular, as it is clear from the manufacturing method described later,
第1の導電路の側面が粗面、且つ湾曲構造で成る事、第1の導電路の表面にひさしが形成されている事等により、アンカー効果が発生し、絶縁性樹脂から前記導電路が抜けない構造となる。 Sides rough surface of the first conductive path, and it consists in a curved structure, by such eaves on the surface of the first conductive path is formed, an anchor effect is generated, said conductive path from an insulating resin the omission does not structure. 尚、ひさしを有する構造は、図8に於いて説明する。 The structure having the eaves is described In FIG.

【0053】また外部接続用の電極51B、51C、5 [0053] The electrodes 51B for external connection, 51C, 5
51E〜51Jは、前述したとおり絶縁性樹脂で埋め込まれているため、固着された外部リードから外力が加わっても、剥がれずらい構造となる。 51E~51J, because embedded in as the insulating resin described above, even when an external force is applied from the anchored external leads, the hesitation structure without peeling. ここで抵抗R1とコンデンサC1は、省略されているが、第1の導電路に実装しても良い。 Here the resistor R1 and the capacitor C1 has been omitted, may be mounted on the first conductive path. また後の実装構造の実施の形態に於いて説明するが、本回路装置の裏面に実装しても良いし、実装基板側に外付けとして実装しても良い。 Also is described at the embodiment of the mounting structure after, may be mounted on the rear surface of the circuit device, it may be implemented as an external to the mounting substrate side. 回路装置を説明する第3の実施の形態 次に図8に示された回路装置56を説明する。 Illustrating a circuit device 56 shown in the third embodiment of the next 8 illustrating a circuit device.

【0054】本構造は、第1の導電路51A〜51Cの表面に導電被膜57が形成されており、それ以外は、図1や図2の構造と実質同一である。 [0054] This structure is conductive film 57 on the surface of the first conductive path 51A~51C are formed, otherwise, a structure substantially same Figure 1 and Figure 2. よってここでは、この導電被膜57を中心に説明する。 Thus it will be mainly described here the conductive film 57.

【0055】第1の特徴は、第1の導電路51A〜51 [0055] The first feature is a first conductive path 51A~51
Cを構成する材料(以下第1の材料と呼ぶ)と異なる第2の材料によりアンカー効果を持たせている点である。 A point that to have an anchor effect by the second material different from the material (hereinafter referred to as a first material) constituting the C.
第2の材料によりひさし58が形成され、しかも第1の導電路51A〜51Cと被着したひさし58が絶縁性樹脂50に埋め込まれているため、アンカー効果を発生し、第1の導電路51の抜けが防止できる構造となる。 Eaves 58 is formed by a second material, and since the eaves 58 deposited a first conductive path 51A~51C are embedded in the insulating resin 50, generates the anchor effect, the first conductive path 51 missing a structure capable of preventing the.

【0056】本発明は、湾曲構造59とひさし58の両方で、二重のアンカー効果を発生させて第1の導電路5 [0056] The present invention, both in the curved structure 59 and the eaves 58, the first conductive path 5 by generating a dual anchor effect
1A〜51Cの抜けを抑制している。 So as to suppress the omission of 1A~51C.

【0057】以上の3つの実施の形態は、複数の回路素子が実装され、配線も含めて回路を構成した回路装置で説明してきたが、本発明は、図21、図22の如く、一つの回路素子(半導体素子または受動素子)が封止されて構成された回路装置でも実施可能である。 [0057] The above three embodiments, a plurality of circuit elements mounted has been described the configuration and circuit arrangement of the circuit wiring, including, the present invention is 21, as shown in FIG. 22, one of the circuit elements (semiconductor element or passive element) can also be implemented in a circuit device constructed sealed. 図21では、一例としてCSP等のフェイスダウン型の素子80 In Figure 21, elements of the face-down type of CSP or the like as an example 80
が実装された回路装置を示し、または図22では、チップ抵抗、チップコンデンサ等の受動素子82が封止された回路装置を示した。 In but shows the mounted circuit device, or FIG. 22, a chip resistor, a passive element 82 such as a chip capacitor is a circuit device sealed. 更には、2つの導電路間に金属細線を接続し、これが封止されたものでも良い。 Furthermore, connecting the thin metal wire between two conductive paths, which may be one sealed. これはフューズとして活用できる。 This can be used as a fuse. 回路装置の製造方法を説明する第1の実施の形態 次に図3〜図7および図1を使って回路装置53の製造方法について説明する。 Using the first embodiment now FIGS. 3-7 and FIG. 1 of the describing a method of manufacturing a circuit device will be described a manufacturing method of the circuit device 53.

【0058】まず図3の如く、シート状の導電箔60を用意する。 [0058] First as shown in FIG. 3, is prepared a sheet-like conductive foil 60. この導電箔60は、第1の導電箔60Aと第2の導電箔60Bが積層されているものである。 The conductive foil 60 is a first conductive foil 60A and second conductive foil 60B is laminated.

【0059】ここで重要なことは、両導電箔が選択的にエッチングできる事、および抵抗値が低いことである。 [0059] It is important that Ryoshirubedenhaku be selectively etched, and the resistance value is the low.
また集積度を向上するためには、エッチングに於いてファィンパターンが形成できる事も重要である。 In order to improve the degree of integration, it is also important that fan fin pattern can be formed at the etching. 例えば、 For example,
第1の導電箔60Aをエッチングによりパターニングする際、第2の導電箔60Bは、エッチングストッパーとして働くことが重要であり、また逆に第2の導電箔60 When patterning the first conductive foil 60A by etching the second conductive foil 60B, it is important to serve as an etching stopper, and the second conductive foil 60 in the opposite
Bをエッチングして第2の導電路としてパターニングする際、第1の導電箔60Aがエッチングされないことも重要である。 When patterning the B as the second conductive path is etched, first conductive foil 60A is also important not etched.

【0060】例えば、抵抗値の低い材料として、Cu、 [0060] For example, as low resistivity material, Cu,
Al、Au、Ag、Pt等があげられるが、コスト、加工性を考慮するとCuとAlが適当である。 Al, Au, Ag, although Pt and the like, cost, considering the workability Cu and Al are suitable. Cuは、抵抗値が低くコストも安いため、最も採用されている材料であり、ウェットエッチングが可能な材料である。 Cu, since the resistance value is cheaper costs low, a material that is most employed is a material capable of wet etching. 従ってコストと低抵抗値を求める場合は、このCuを第1の導電箔60Aとして採用する事がよい。 Therefore, when obtaining the cost and the low resistance value, it is good to adopt the Cu as the first conductive foil 60A. しかしドライエッチングしずらい材料である。 But a dry etching hesitation materials. 一方、Alは、半導体I Meanwhile, Al, the semiconductor I
Cの配線に多用され、異方性エッチングが可能な材料である。 Is often used in the C of the wiring is a material capable of anisotropic etching. 側壁をストレートでエッチングできるため、より高密度に配線を形成することができる。 Because it can etch the sidewalls straight, it is possible to form a higher density wiring. 従ってよりファインパターンを求める場合は、第1の導電箔60AとしてAlが採用されても良い。 Therefore, when obtaining a more fine pattern, Al may be employed as the first conductive foil 60A.

【0061】例えばCuを第1の導電箔として採用する場合、Al箔を用意し、このAl箔の表面にCuをメッキすれば、Cuの厚みを調整できるため、よりファインパターンが可能となる。 [0061] For example, when employing the Cu as the first conductive foil, prepared Al foil, if plated Cu on the surface of the Al foil, it is possible to adjust the thickness of the Cu, thereby enabling more fine pattern. 当然Cuの厚みを薄くすれば横方向のエッチングが進まないためよりファインパターンが可能である。 It is possible to fine pattern than for naturally not lateral etching is advanced if the thickness of Cu. Alを第1の導電箔60Aとして採用する場合、Cu箔を用意し、このCu箔の上にAlを蒸着やスパッタリングにより形成すれば、Alの膜厚が調整できる。 When employing Al as the first conductive foil 60A, providing a Cu foil, be formed by vapor deposition or sputtering Al on the Cu foil, the thickness of the Al can be adjusted. 更には、Cl2ガスやCl2+BCl3ガスで異方性エッチングが可能であるため、よりファインパターンが可能となる。 Furthermore, since in the Cl2 gas or Cl2 + BCl3 gas it is possible anisotropic etching, thereby enabling more fine pattern.

【0062】以下、第2の導電箔60Bとして10μm [0062] Hereinafter, 10 [mu] m as a second conductive foil 60B
〜300μmのAl箔を採用し、この上に第1の導電箔60Aとして数μm〜20μm程度にメッキされたCu Adopted Al foil ~300Myuemu, plated in several μm~20μm as first conductive foil 60A on the Cu
を採用し、この積層導電箔60を用いて説明していく。 The employed, it will be described with reference to the laminated conductive foil 60.

【0063】尚、シート状の積層導電箔60は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた導電箔が用意され、後述する各工程に搬送されても良い。 [0063] Incidentally, the laminated conductive foil 60 sheet is rolled is provided at a predetermined width, to which may be carried to each process to be described later, conductive foil which is cut into a predetermined size There is provided, it may be carried to each process to be described later. 続いて、少なくとも第1の導電路51A〜51Cとなる領域を除いた第1の導電箔60Aを除去する工程、 Subsequently, removing the first conductive foil 60A excluding the area comprising at least a first conductive path 51A to 51C,
前記第1の導電路60Aに回路素子52を実装する工程および前記除去工程により形成された分離溝61および積層導電箔60に絶縁性樹脂50を被覆し、回路素子を封止する工程がある。 Covering the first conductive path 60A insulating resin 50 in trench 61 and the laminated conductive foil 60 formed by step and the removal step for mounting the circuit elements 52, there is a step of sealing the circuit element.

【0064】まず、図4の如く、Cu箔60の第1の導電箔60A上に、ホトレジストPR(耐エッチングマスク)を形成し、第1の導電路51A〜51Cとなる領域を除いた第1の導電箔60Aが露出するようにホトレジストPRをパターニングする。 [0064] First, as shown in FIG. 4, on the first conductive foil 60A of the Cu foil 60, first to form a photoresist PR (anti-etching mask), excluding the area where the first conductive path 51A~51C conductive foil 60A is patterned photoresist PR to expose the. そして、図5Aの如く、 Then, as shown in FIG. 5A,
前記ホトレジストPRを介してエッチングしている。 It is etched through the photoresist PR.

【0065】本製造方法ではウェットエッチングまたはドライエッチングで、非異方性的にエッチングされ、その側面は、粗面となり、しかも湾曲となる特徴を有する。 [0065] In wet etching or dry etching in this production method, the non-anisotropically etched, the side surface becomes a rough surface, yet has a feature that a curved.

【0066】ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が採用され、前記導電箔は、このエッチャントの中にディッピングされるか、 [0066] For the wet etching, or the etchant, ferric chloride or cupric chloride is employed, the conductive foil is dipped in this etchant,
このエッチャントがシャワーリングされる。 This etchant is showered. ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。 Here the wet etching, since generally be etched in the non-anisotropic, side becomes curved structure. また塩化第二鉄をエッチャントとして採用すると、CuよりもAlの方がエッチングレートが速いため、Alはエッチングストッパーとして働かない。 Further, when employing the ferric chloride as an etchant, for better of Al is higher etching rate than Cu, Al does not act as an etching stopper. そのため、第1の導電箔60Aが第1の導電路51A〜51Cとしてパターニングされた際、A Therefore, when the first conductive foil 60A is patterned as a first conductive path 51A to 51C, A
lの第2の導電箔60Bが、この第1の導電路51A〜 Second conductive foil 60B of l is, the first conductive path 51A~
51Cを一体で支持できるように、その厚みを厚くする必要がある。 51C and to allow the support integrally, it is necessary to increase the thickness.

【0067】またドライエッチングの場合は、異方性、 [0067] In the case of dry etching, anisotropic,
非異方性でエッチングが可能である。 In non-anisotropy can be etched. 現在では、Cuを反応性イオンエッチングで取り除くことは不可能と言われており、スパッタリングで取り除くことができる。 At present, be removed by reactive ion etching the Cu is said impossible, it can be removed by sputtering. またまたスパッタエッチングの条件によって異方性、非異方性でエッチングできる。 Once again anisotropy depending on the conditions of the sputter etching can be etched in a non-anisotropic. 非異方性にすることにより、 By the non-anisotropy,
分離溝61の側面は湾曲構造に成る。 Side of the trench 61 is formed of a curved structure.

【0068】ここでは、Cuをエッチングし、Alをエッチングしないエッチャントを採用し、Alがエッチングストッパーとなるエッチャントが好ましい。 [0068] Here, by etching the Cu, employs an etchant that does not etch Al, Al is an etchant as an etching stopper preferred.

【0069】特に図5Bの如く、エッチングマスクとなるホトレジストPRの直下は、横方向のエッチングが進みづらく、それより深い部分が横方向にエッチングされる。 [0069] As particularly FIG. 5B, immediately below the photoresist PR serving as an etching mask, the lateral etching is difficult advances, it deeper portion is etched laterally. 図のように分離溝61の側面のある位置から上方に向かうにつれて、その位置に対応する開口部の開口径が小さくなれば、逆テーパー構造となり、アンカー構造を有する構造となる。 Toward upward from a certain position side of the trench 61 as shown in FIG., The smaller the opening diameter of the opening corresponding to the position becomes a reverse taper structure, a structure having an anchor structure. またシャワーリングを採用することで、深さ方向に向かいエッチングが進み、横方向のエッチングは抑制されるため、このアンカー構造が顕著に現れる。 Also by adopting the shower ring, advances etching toward the depth direction, the etching in the lateral direction is suppressed, the anchor structure becomes remarkable.

【0070】尚、図4に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。 [0070] Incidentally, in FIG. 4, may be selectively coated with conductive coating with a corrosion resistance to the etching solution in place of the photoresist. 導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。 If selectively deposited on portions serving as the conductive path, can be etched isolation trenches without the conductive coating is serves as an etching protective film, employing a resist. この導電被膜として考えられる材料は、Ni、Ag、Au、 Materials contemplated as the conductive coating, Ni, Ag, Au,
PtまたはPd等である。 It is Pt or Pd, or the like. しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。 Moreover these corrosion-resistant conductive coating is characterized that it can be utilized the die pad, a bonding pad.

【0071】例えばAg被膜は、Auと接着するし、ロウ材とも接着する。 [0071] For example Ag coating to adhere and Au, bonding with the brazing material. よってチップ裏面にAu被膜が被覆されていれば、そのまま導電路51上のAg被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。 Therefore if Au film is coated on the back surface of the chip, as the chip can thermocompression bonding the Ag film on the conductive path 51, also the chip can be fixed via the brazing material such as solder. またAgの導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。 Also since it adhesion Au thin wire in the conductive coating of Ag, it becomes possible wire bonding. 従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。 Thus an advantage that can take advantage of these conductive coating as a die pad, a bonding pad.

【0072】続いて、図6の如く、分離溝61が形成された第1の導電路51A〜51Cに回路素子52A、5 [0072] Subsequently, as shown in FIG. 6, the first conductive path 51A~51C circuit elements 52A that trench 61 is formed, 5
2Bを電気的に接続して実装する工程がある。 2B there is a step of mounting and electrically connecting.

【0073】回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子52A、チップコンデンサ、チップ抵抗等の受動素子52Bである。 [0073] As the circuit elements 52, transistors, diodes, IC chips of the semiconductor device 52A, a chip capacitor, a passive element 52B of the chip resistor or the like. またこれらの素子は、ベアチップでも封止されたチップでも良い。 Also these elements may be a chip, also sealed in a bare chip. 厚みが厚くはなるが、CSP、BGA等のフェイスダウン素子(フリップチップとも呼ぶ)も実装できる。 The thickness is thick is but, CSP, (also referred to as flip chip) face-down element such as a BGA can be mounted.

【0074】ここでは、ベアのトランジスタチップ52 [0074] Here, the bare transistor chip 52
Aが第1の導電路51Aにダイボンディングされる。 A is die-bonded to the first conductive path 51A. また、エミッタ電極と第1の導電路51B、ベース電極と第1の導電路51Bが、熱圧着によるボールボンディング法あるいは超音波によるウェッヂボンデイング法等で固着された金属細線55Aを介して接続される。 The emitter electrode and the first conductive path 51B, the base electrode and the first conductive path 51B are connected via a thin metal wire 55A that is fixed in the wedge bonding method using a ball bonding method or ultrasonic waves by thermocompression . またチップコンデンサまたは受動素子が、半田等のロウ材またはAgペースト等の導電ペースト55Bを介して第1の導電路51Bと51Cの間に実装され固着される。 The chip capacitor or the passive element is secured is mounted between the first conductive path 51B and 51C via the conductive paste 55B such brazing material or Ag paste such as solder.

【0075】また図28に示すパターンを本実施の形態で応用した場合、ボンディングパッド26は、そのサイズが非常に小さいが、図5に示すように、第2の導電箔60Bと一体である。 [0075] In the case of applying a pattern shown in FIG. 28 in the present embodiment, the bonding pad 26, its size is very small, as shown in FIG. 5, it is integral with the second conductive foil 60B. よってボンディングツールのエネルギーを伝えることができ、ホンディング性も向上するメリットを有する。 Thus, it is possible to convey the energy of the bonding tool, with the benefits of improved Hong loading resistance. またボンディング後の金属細線のカットに於いて、金属細線をプルカットする場合がある。 Also at the cut of the thin metal wire after bonding, sometimes Purukatto metal wires.
この時は、ボンディングパッドが第2の導電箔60Bと一体で成るため、ボンディングパッドが浮いたりする現象を無くせ、プルカット性も向上する。 At this time, since the bonding pad is made integrally with the second conductive foil 60B, Nakuse phenomena or floated bonding pad is also improved Purukatto property.

【0076】更に、図7に示すように、前記第1の導電路51A〜51Cおよび湾曲した分離溝61に絶縁性樹脂50を付着する工程がある。 [0076] Further, as shown in FIG. 7, there is a step of attaching the insulating resin 50 in the first conductive path 51A~51C and curved trench 61. これは、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。 This, transfer molding, injection molding, can be implemented by dipping or coating. 樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。 As the resin material, thermosetting resin such as epoxy resin can be realized by transfer molding, a polyimide resin, a thermoplastic resin such as polyphenylene sulfide can be realized by injection molding.

【0077】本実施の形態では、導電箔60表面に被覆された絶縁性樹脂50の厚さは、回路素子の最頂部(ここでは金属細線55Aの頂部)から約100μmが被覆されるように調整されている。 [0077] In this embodiment, the thickness of the insulating resin 50 coated on the conductive foil 60 surface, adjusted to the highest portion of about 100μm from (the top of the thin metal wire 55A in this example) of the circuit element is covered It is. この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。 This thickness, also, it is possible to thin to thick in consideration of strength.

【0078】また第2の導電箔60Bは、シートの状態で維持しているため、第1の導電路51A〜51Cとして個々に分離されていない。 [0078] The second conductive foil 60B is because it is maintained in a state of the seat, not separated individually as a first conductive path 51A to 51C. 従ってシート状の積層導電箔60として一体で取り扱え、絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。 Therefore handled integrally as a laminate conductive foil 60 sheet, when molding the insulating resin, having the features conveying into the mold, the implementation of the work to the mold becomes very easy.

【0079】更には、湾曲構造59を持った分離溝61 [0079] Furthermore, with a curved structure 59 trench 61
に絶縁性樹脂50が充填されるため、この部分でアンカー効果が発生し、絶縁性樹脂50の剥がれが防止でき、 Since the insulating resin 50 is filled in, the anchor effect is generated in this portion, it can prevent peeling of the insulating resin 50,
逆に後の工程で分離される導電路51の抜けが防止できる。 Omission prevents the conductive paths 51 to be separated in a later step Conversely, by applying.

【0080】尚、ここの絶縁性樹脂50を被覆する前に、例えば半導体チップや金属細線の接続部を保護するためにシリコーン樹脂等をポッティングしても良い。 [0080] Incidentally, before coating the insulating resin 50 here may be potted silicone resin or the like in order to for example protect the connection portion of the semiconductor chip and the thin metal wires. 続いて、第2の導電箔60Bの裏面を化学的および/または物理的に除き、導電路51として分離する工程がある。 Then, except for the rear surface of the second conductive foil 60B chemically and / or physically, there is a step of separating the conductive path 51. この除く工程は、研磨、研削、エッチング、レーザの金属蒸発等により可能となる。 This exception process, polishing, grinding, etching, made possible by laser metal evaporation or the like.

【0081】ここでは、水酸化ナトリウム等のアルカリ液を採用してエッチングしている。 [0081] Here, the etching employs an alkali solution such as sodium hydroxide. 前記水酸化ナトリウムは、AlはエッチングするがCuはエッチングしないため、第1の導電路51A〜51Cを腐蝕することがない。 The sodium hydroxide is because Al is etched but Cu is not etched, never corrode the first conductive path 51A to 51C.

【0082】この結果、絶縁性樹脂50に第2の導電路51S〜51Uが露出する構造となる。 [0082] As a result, a structure in which the second conductive path 51S~51U is exposed to the insulating resin 50. そして分離溝6 And isolation groove 6
1の底部が露出し、図1の分離溝54となる。 1 of the bottom portion is exposed, the separation groove 54 FIG. またここで第2の導電箔60Bを全て取り除いても良い。 Or it may remove any second conductive foil 60B here. (以上図7参照) 最後に、必要によって露出した第2の導電路51S〜5 (Or see Fig. 7) Finally, a second conductive path exposed by the need 51S~5
1Uに半田等の導電材を被着し、図1の如く回路装置として完成する。 A conductive material such as solder is deposited in 1U, it is completed as a circuit arrangement as shown in FIG.

【0083】尚、導電路51S〜51Uの裏面に導電被膜を被着する場合、図3の導電箔の裏面に、前もって導電被膜を形成しても良い。 [0083] In the case of depositing a conductive film on the back surface of the conductive path 51S~51U, on the back surface of the conductive foil of FIG. 3 may be formed in advance conductive coating. この場合、導電路に対応する部分を選択的に被着すれば良い。 In this case, the portion corresponding to the conductive path selectively may be deposited. 被着方法は、例えばメッキである。 Deposition method is, for example, plating. またこの導電被膜は、エッチングに対して耐性がある材料がよい。 The conductive coating may material that is resistant to etching.

【0084】尚、本製造方法では、導電路にトランジスタとチップ抵抗が実装されているだけであるが、これを1単位としてマトリックス状に配置しても良いし、図2 [0084] In this manufacturing method, the conductive path transistor and the chip resistor are only mounted, to which may be arranged in a matrix as a unit, FIG. 2
や図28の様な回路を1単位としてマトリックス状に配置しても良い。 The circuit as in and FIG. 28 may be arranged in a matrix as a unit. この場合は、後述するようにダイシング装置で個々に分離される。 In this case, it is separated into individual by a dicing apparatus, as will be described later.

【0085】以上の製造方法によって、絶縁性樹脂50 [0085] With the above manufacturing method, the insulating resin 50
に第1の導電路51A〜51Cが埋め込まれ、絶縁性樹脂50の裏面には第2の導電路51S〜51Uが露出した回路装置53が実現できる。 The first conductive path 51A~51C is embedded, on the back surface of the insulating resin 50 can be realized circuit device 53 which is exposed second conductive path 51S~51U within.

【0086】絶縁性樹脂50は、導電路51を埋め込む材料として必要な材料であり、図26の従来の製造方法のように、不要な支持基板5を必要としない。 [0086] insulating resin 50 is a material required as a material for embedding the conductive paths 51, as in the conventional manufacturing method of FIG. 26, does not require unnecessary support substrate 5. 従って、 Therefore,
最小限の材料で製造でき、コストの低減が実現できる特徴を有する。 It can be produced with minimal material, having the features cost reduction can be achieved. (以上図1を参照) 回路装置の製造方法を説明する第2の実施の形態 再度図3〜図7および図1を使って回路装置53の製造方法について説明する。 (Or see Fig. 1) with the second embodiment FIGS. 3-7 and FIG. 1 again exemplary for explaining a method for manufacturing a circuit device manufacturing method of the circuit device 53 will be described. 本実施の形態は、第1の導電箔60AとしてAlを採用し、第2の導電箔60BとしてCuを採用している点が前実施の形態と異なり、各製造工程は、実質同一である。 This embodiment, Al was employed as the first conductive foil 60A, unlike the second conductive foil 60B that adopts the Cu is before implementation in the form, the manufacturing process is substantially same. 従って、異なる所を詳述し、 Therefore, detailing the different place,
それ以外は省略する。 The other will be omitted.

【0087】この積層導電箔60は、前実施の形態でも説明したように、Al箔の上にCu薄膜を施しても良いし、Cu箔の上にAl薄膜を形成しても良い。 [0087] The laminated conductive foil 60, as described in the previous embodiment, may be subjected to a Cu thin film on the Al foil may be formed Al film on the Cu foil. この薄膜は、メッキ、蒸着、スパッタリング等で形成しても良いし、箔の状態で用意し、積層して圧着しても良い。 The thin film, plating, vapor deposition, may be formed by sputtering or the like, prepared in the form of foil, may be crimped by laminating. (以上図3を参照) 続いて、積層導電箔60の上に、ホトレジストPRを形成し、導電路に対応する部分に前記ホトレジストPRが残存するように形成する。 (Or see Fig. 3) Then, on the stacked conductive foil 60, forming a photoresist PR, the photoresist PR on the portion corresponding to the conductive path is formed so as to leave. (以上図4参照) 続いて、ホトレジストPRを介して第1の導電箔60A (Or see Fig. 4) Then, the first conductive foil 60A via the photoresist PR
をパターニングする。 The patterning. この工程に於いて、エッチャントとして水酸化ナトリウム等のアルカリ液が採用される。 In this step, an alkali solution such as sodium hydroxide is employed as the etchant.
この水酸化ナトリウムは、Alをエッチングし、Cuをエッチングしないため、前実施の形態のように第2の導電箔の厚みを考慮する必要がない。 The sodium hydroxide is etched Al, because it does not etch the Cu, it is not necessary to consider the thickness of the second conductive foil as in the previous embodiment. 従ってCuから成る第2の導電箔60Bは、薄くすることも厚くすることも可能である。 Second conductive foil 60B made of Cu Therefore, it is possible also to thicken thinning. またウェットエッチングであるため、その側面は、湾曲となる。 Since a wet etching, the side surface is a curved. またシャワーリングを行えば更に湾曲となる。 Furthermore the bending be performed showering. 尚、Cl2ガスまたはBCl3+Cl2ガスを使って非異方的にもドライエッチングできる(以上図5参照) 続いて回路素子52を実装する工程がある。 Incidentally, there is a step of mounting the Cl2 (see FIG. 5 or more) dry etching to use gas or BCl3 + Cl2 gas non anisotropically Subsequently circuit element 52. ここでは、 here,
第1の導電路51A〜51Cの表面にAgペーストを塗布して焼結すれば、半導体チップの裏面に形成されたA If sintering by applying a Ag paste on the surface of the first conductive path 51A to 51C, formed on the back surface of the semiconductor chip A
uとの接合が可能となり、またAl、Auの金属細線5 Enables bonding with the u, also Al, thin metal wires of Au 5
5Aのボンディングも可能となる。 5A bonding of it is possible. またAgは半田等のロウ材との接着性も優れ、ロウ材55Bを介した固着も可能である。 The Ag is excellent adhesion between the brazing material such as solder, fixing is possible through the brazing material 55B. (以上図6参照) 続いて絶縁性樹脂50を被覆する工程がある。 (Or see Fig. 6) Then there is the step of coating the insulating resin 50. 詳細は、 Detail is,
前実施の形態と同様なので説明は省略する。 The same as the previous embodiment description is omitted.

【0088】続いて、第2の導電箔60Bをパターニングする工程がある。 [0088] Subsequently, there is a step of patterning the second conductive foil 60B. ここでは、第2の導電路に対応する部分が残るようにホトレジストPRをパターニングし、 Here, the photoresist PR is patterned as portions corresponding to the second conductive path remains,
塩化第二鉄、塩化第二銅または水酸化ナトリウム等のエッチャントでエッチングする。 Ferric chloride, to etch with an etchant of cupric or sodium hydroxide chloride. 好ましくは、Cuをエッチングするが、Alをエッチングしない選択性のあるエッチャントが好ましい。 Preferably, etching the Cu, etchant is selective to not etch Al is preferable. (以上図7参照) 最後に、必要によって露出した第2の導電路51S〜5 (Or see Fig. 7) Finally, a second conductive path exposed by the need 51S~5
1Uに半田等の導電材を被着し、図1の如く回路装置として完成する。 A conductive material such as solder is deposited in 1U, it is completed as a circuit arrangement as shown in FIG.

【0089】ここでこの導電材としてAgを採用しても良い。 [0089] may be employed Ag Here, as the conductive material. この場合、図3の第2の導電箔60Bの裏面にA In this case, A in the back surface of the second conductive foil 60B in FIG. 3
gを全面にメッキしても良いし、部分メッキしても良い。 It g may be plated on the entire surface, it may be partial plating. 最終的には、第2の導電路51S〜51Uの裏面に設けられたAgと実装基板のCu配線がロウ材を介して固着できる。 Finally, Cu wiring Ag and the mounting substrate provided on the back surface of the second conductive path 51S~51U may be affixed via a brazing material.

【0090】本製造方法でもAlから成る第1の導電箔60Aを第1の導電路51A〜51Cにエッチングする際、その側面が湾曲構造にできるため、アンカー効果が発生する。 [0090] etching the first conductive foil 60A made of Al in the first conductive path 51A~51C in this manufacturing method, since the sides can the curved structure, anchor effect is generated. よって導電路の抜けを防止することができる。 Thus it is possible to prevent the loss of the conductive path. 回路装置の製造方法を説明する第3の実施の形態 次に図9〜図13、図8を使ってひさし58を有する回路装置56の製造方法について説明する。 Third Embodiment Next 9 to 13 for explaining the manufacturing method of the circuit device, a manufacturing method of a circuit device 56 having eaves 58 using FIG. 8 will be described. 尚、ひさしとなる導電被膜(以下第2の材料と呼ぶ)70が被着される以外は、第1の実施の形態(図1、図2)と実質同一であるため、詳細な説明は省略する。 Incidentally, (hereinafter referred to as the second material) conductive coating serving as the eaves except that 70 is deposited, the first embodiment (FIG. 1, FIG. 2) to be substantially identical, the detailed description is omitted to.

【0091】まず図9の如く、第1の材料から成る第1 [0091] As initially shown in FIG. 9, the first of a first material
の導電箔60Aの上にエッチングレートの小さい第2の材料70が被覆された積層導電箔60を用意する。 Small second material 70 etching rate is prepared a laminated conductive foil 60 coated on a conductive foil 60A.

【0092】例えばCu箔の上にNiを被着すると、塩化第二鉄または塩化第二銅等でCuとNiが一度にエッチングでき、エッチングレートの差によりNiがひさし58と成って形成されるため好適である。 [0092] For example, when depositing Ni on the Cu foil, ferric or Cu and Ni chloride cupric chloride and the like can be etched at a time, is formed by a Ni Gahisashi 58 by difference in etching rate To be suitable. 太い実線がN Thick solid line is N
iから成る導電被膜70であり、その膜厚は1〜10μ A conductive coating 70 made of i, the thickness 1~10μ
m程度が好ましい。 About m is preferable. またNiの膜厚が厚い程、ひさし5 Also as the film thickness of Ni is thick, eaves 5
8が形成されやすい。 8 is easily formed.

【0093】また第2の材料は、第1の材料と選択エッチングできる材料を被覆しても良い。 [0093] The second material may be coated with materials that can be selectively etched from the first material. この場合、まず第2の材料から成る被膜を第1の導電路51A〜51Cの形成領域に被覆するようにパターニングし、この被膜をマスクにして第1の材料から成る第1の導電箔60Aをエッチングすればひさし58が形成できるからである。 In this case, the coating first a second material is patterned to cover the region for forming the first conductive path 51A to 51C, the first conductive foil 60A of a first material and the coating mask because eaves 58 can be formed is etched.
第2の材料としては、Al、Ag、Au等が考えられる。 As the second material, Al, Ag, Au or the like. (以上図9を参照)続いて、少なくとも第1の導電路51A〜51Cとなる領域を除いた第1の導電箔60 (Or 9) Subsequently, the first conductive foil 60 excluding the region comprising at least a first conductive path 51A~51C
Aを取り除く工程がある。 There is the step of removing the A.

【0094】図10の如く、Ni70の上に、ホトレジストPRを形成し、第1の導電路51A〜51Cとなる領域を除いたNi70が露出するようにホトレジストP [0094] As FIG. 10, on the Ni70, to form a photoresist PR, the photoresist as Ni70 excluding the region to be the first conductive path 51A~51C are exposed P
Rをパターニングし、図11の如く、前記ホトレジストを介してエッチングすればよい。 Patterning the R, as shown in FIG. 11 may be etched through the photoresist.

【0095】前述したように塩化第二鉄、塩化第二銅のエッチャント等を採用しエッチングすると、Ni70のエッチングレートがCu60のエッチングレートよりも遅いため、エッチングが進むにつれてひさし58がでてくる。 [0095] Ferric chloride, as described above, by adopting etching the etchant such as cupric chloride, the etching rate of Ni70 is slower than the etching rate of CU60, there arises a eaves 58 as the etching proceeds.

【0096】尚、前記分離溝61が形成された第1の導電路51A〜51Cに回路素子52を実装する工程(図12)、前記第1の導電路51A〜51Cおよび分離溝61に絶縁性樹脂50を被覆し、第2の導電箔60Bを化学的および/または物理的に除き、第2の導電路51 [0096] Incidentally, the first conductive path 51A~51C the step of mounting the circuit elements 52 to trench 61 is formed (FIG. 12), insulating the first conductive path 51A~51C and trench 61 the resin 50 is coated, except for the second conductive foil 60B chemically and / or physically, the second conductive path 51
S〜51Uとして分離する工程(図13)、および導電路裏面に導電被膜を形成して完成までの工程(図8) Separating as S~51U (13), and conductive path back surface to completion form to the conductive coating step (Fig. 8)
は、前製造方法と同一であるためその説明は省略する。 , The description is the same as in the previous manufacturing method is omitted.

【0097】以上、ひさし58と湾曲構造59により二重のアンカー効果を発生させることにより、導電路の抜け、反り等を防止する事ができる。 [0097] above, by generating a double anchor effect by eaves 58 and the curved structure 59, the conductive path loss, it is possible to prevent warpage. 回路装置の製造方法を説明する第4の実施の形態 続いて、複数種類の回路素子、配線、ダイパッド、ボンディングパッド等から成る導電路で構成されるIC回路を一単位としてマトリックス状に配置し、封止後に個別分離して、IC回路を構成した回路装置とする製造方法を図14〜図20を参照して説明する。 Following the fourth embodiment for explaining a method for manufacturing a circuit device, it arranged a plurality of types of circuit elements, wiring, die pad, in a matrix of the IC circuit formed by the conductive path consisting of the bonding pads or the like as a unit, and individually separated after sealing will be described with reference to FIGS. 14 to 20 a method of manufacturing a structure with a circuit device IC circuit. 尚、ここでは図2の構造、特に図2Cの断面図を使って説明してゆく。 Here, the structure of FIG. 2, slide into particularly described using the sectional view of FIG. 2C.
また本製造方法は、第1の実施の形態、第2の実施の形態と殆どが同じであるため、同一の部分は簡単に述べる。 The present manufacturing method, since the first embodiment, almost the second embodiment are the same, identical parts will be described briefly.

【0098】まず図14の如く、シート状の積層導電箔60を用意する。 [0098] First as shown in FIG. 14, it is prepared a sheet-like laminated conductive foil 60.

【0099】尚、第2の導電箔60Bは、図16の工程の分離溝61を形成する際、第1の導電路がバラバラにならないように支持できる膜厚である必要がある。 [0099] The second conductive foil 60B, at the time of forming a trench 61 in the step of FIG. 16, it is necessary that a thickness of the first conductive path can be supported so as not to fall apart. ここでは、一方がAl、他方がCuであり、どちらが上になっても良い。 Here, one is Al, the other is Cu, which can be turned on. またシート状の積層導電箔60は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた導電箔が用意され、後述する各工程に搬送されても良い。 The laminated conductive foil 60 sheet is rolled is provided at a predetermined width, which may be carried to each process to be described later, conductive foil which is cut into a predetermined size is prepared, it may be conveyed to each process described later.

【0100】続いて、少なくとも第1の導電路51A〜 [0100] Subsequently, at least a first conductive path 51A~
51Cとなる領域を除いた第1の導電箔60Aを除去する工程がある。 There is a first conductive foil 60A removing the excluding the area to be 51C.

【0101】まず、図15の如く、第1の導電箔60A [0102] First, as shown in FIG. 15, the first conductive foil 60A
の上に、ホトレジストPRを形成し、第1の導電路51 Over, forming a photoresist PR, a first conductive path 51
A〜51Cとなる領域を除いた第1の導電箔60Aが露出するようにホトレジストPRをパターニングする。 First conductive foil 60A excluding the area to be A~51C is patterned photoresist PR to expose. そして、図16の如く、前記ホトレジストPRを介してエッチングすればよい。 Then, as shown in FIG. 16 may be etched through the photoresist PR.

【0102】エッチングにより形成された分離溝61の側面は、粗面となるため絶縁性樹脂50との接着性が向上される。 [0102] Aspects of the trench 61 formed by etching, adhesion between the insulating resin 50 to become a rough surface is improved.

【0103】またここの分離溝61の側壁は、非異方性的にエッチングされるため湾曲となる。 [0103] The side wall of the trench 61 here is a curved because it is non-anisotropically etched. この除去工程は、ウェットエッチング、ドライエッチングが採用できる。 This removal process, wet etching, dry etching can be employed. そしてこの湾曲構造によりアンカー効果が発生する構造となる。 And the structure in which the anchor effect is generated by the curved structure. (詳細は、回路装置の製造方法を説明する第1の実施の形態を参照)尚、図15に於いて、ホトレジストPRの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。 (For details, first referring to the embodiment of explaining the manufacturing method of the circuit device) It should be noted that, in FIG 15, selectively covering the conductive coating with a corrosion resistance to the etching solution in place of the photoresist PR and it may be. 第1の導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。 If selectively deposited on portions serving as the first conductive path, can be etched isolation trenches without the conductive coating is serves as an etching protective film, employing a resist.

【0104】続いて、図17の如く、分離溝61が形成された第1の導電箔60Aに回路素子52Aを電気的に接続して実装する工程がある。 [0104] Subsequently, as shown in FIG. 17, there is a step of mounting the circuit element 52A to the first conductive foil 60A which trench 61 is formed to electrically connect.

【0105】回路素子52Aとしては、トランジスタ、 [0105] The circuit elements 52A, transistors,
ダイオード、ICチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。 Diode, a semiconductor element such as an IC chip, chip capacitors, a passive element chip resistor or the like. また厚みが厚くはなるが、CSP、BGA等のフェイスダウンの半導体素子(フリップチップ)も実装できる。 The thickness thicker is but, CSP, semiconductor element facedown such as a BGA (flip chip) can be implemented.

【0106】ここでは、ベアのトランジスタチップ52 [0106] Here, the bare transistor chip 52
Aが導電路51Aにダイボンディングされ、エミッタ電極と第1の導電路51B、ベース電極と第1の導電路5 A is die-bonded to the conductive path 51A, an emitter electrode and a first conductive path 51B, the base electrode and the first conductive path 5
1Bが金属細線55Aを介して接続される。 1B is connected via a thin metal wire 55A.

【0107】更に、図18に示すように、前記積層導電箔60および分離溝61に絶縁性樹脂50を付着する工程がある。 [0107] Further, as shown in FIG. 18, there is a step of attaching the insulating resin 50 in the stacking conductive foil 60 and isolation trench 61. これは、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。 This, transfer molding, injection molding, can be implemented by dipping or coating.

【0108】本実施の形態では、積層導電箔60表面に被覆された絶縁性樹脂の厚さは、回路素子の最頂部から約100μm程度が被覆されるように調整されている。 [0108] In this embodiment, the thickness of the coated laminated conductive foil 60 surface insulating resin is adjusted to about 100μm order of the highest portion of the circuit element is coated.
この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。 This thickness, also, it is possible to thin to thick in consideration of strength.

【0109】また分離溝61は、第2の導電箔60Bがシート状に残存しているため、第1の導電箔60Aが第1の導電路51A〜51Cとして個々に分離されていない。 [0109] The trench 61, the second conductive foil 60B because remaining in sheet form, a first conductive foil 60A is not separated individually as a first conductive path 51A to 51C. 従ってシート状の積層導電箔60として一体で取り扱え、絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。 Therefore handled integrally as a laminate conductive foil 60 sheet, when molding the insulating resin, having the features conveying into the mold, the implementation of the work to the mold becomes very easy.

【0110】続いて、第2の導電箔60Bの裏面を化学的および/または物理的に除き、導電路51として分離する工程がある。 [0110] Then, except for the rear surface of the second conductive foil 60B chemically and / or physically, there is a step of separating the conductive path 51. ここで前記除く工程は、エッチングにより施される。 Step of removing said here is applied by etching. この結果、絶縁性樹脂50の裏面に第2 As a result, the second to the back surface of the insulating resin 50
の導電路51S〜51Uが露出する構造となる。 Conductive path 51S~51U is a structure in which exposure.

【0111】更に、図19の如く、露出した第2の導電路51S〜51Uに半田等の導電材を被着する。 [0111] Further, as shown in FIG. 19, depositing a conductive material such as solder to a second conductive path 51S~51U exposed.

【0112】最後に、図20の如く、回路素子毎に分離し、回路装置として完成する工程がある。 [0112] Finally, as shown in FIG. 20, and separated for each circuit element, there is the step of completing the circuit device.

【0113】分離ラインは、矢印の所であり、ダイシング、カット、プレス、チョコレートブレーク等で実現できる。 [0113] The separation line is a place of the arrow, it is possible to realize the dicing, cut, press, chocolate break or the like. 尚、チョコレートブレークを採用する場合は、絶縁性樹脂を被覆する際に分離ラインに溝が入るように金型に突出部を形成しておけば良い。 Incidentally, in the case of employing the chocolate break, it is sufficient to form a protrusion in a mold so that the grooves enters the separation line in coating the insulating resin.

【0114】特にダイシングは、通常の半導体装置の製造方法に於いて多用されるものであり、非常にサイズの小さい物も分離可能であるため、好適である。 [0114] Particularly dicing, which is often used in the manufacturing method of the conventional semiconductor device, since small ones very size can also be separated, which is preferable. 以上の第1〜第3の実施の形態で説明した製造方法は、図28で示すような複雑なパターンも実施可能である。 Or first to the manufacturing method described in the third embodiment of the can be carried out even complex patterns such as shown in Figure 28. 特に曲折し、ボンディングパッド26と一体で成り、他端は回路素子と電気的に接続される配線は、その幅も狭く、しかもその長さが長い。 In particular bent, made integral with the bonding pad 26 and the other end is wire connected to the circuit elements electrically and narrower width, yet a long its length. そのため、熱による反りは、非常に大きく、従来構造では剥がれが問題となる。 Therefore, warpage due to heat, very large, peeling in the conventional structure becomes a problem. しかし本発明では、配線が絶縁性樹脂に埋め込まれて支持されているので、配線自身の反り、剥がれ、抜けを防止することができる。 However, in the present invention, since the wiring is supported embedded in the insulating resin, the warpage of the wiring itself, peeling can be prevented omission. またボンディングパッド自身は、その平面面積が小さく、従来の構造では、ボンディングパッドの剥がれが発生するが、本発明では、前述したように絶縁性樹脂に埋め込まれ、更には絶縁性樹脂にアンカー効果を有する湾曲構造を持って支持されているため、抜けを防止できるメリットを有する。 The bonding pad itself has a small its planar area, in the conventional structure, peeling of the bonding pad is generated, the present invention is embedded in the insulating resin as described above, even an anchoring effect in the insulating resin because it is supported with a curved structure having, an advantage that can prevent omission.

【0115】更には、絶縁性樹脂50の中に回路を埋め込んだ回路装置が実現できるメリットもある。 [0115] Furthermore, there is a merit that the embedded circuit device circuitry can be realized in an insulating resin 50. 従来構造で説明すれば、プリント基板、セラミック基板の中に回路を組み込んだようなものである。 To describe the conventional structure, a printed circuit board is such as incorporating circuits in the ceramic substrate. これは、後の実装方法にて説明する。 This will be explained in the implementation method after. 図27の右側には、本発明を簡単にまとめたフローが示されている。 On the right side of FIG. 27 is a flow, briefly summarized the present invention is shown. 積層導電箔の用意、Ag Prepared multilayer electrically conductive foil, Ag
またはNi等のメッキ、第1の導電箔のエッチング、ダイボンド、ワイヤーボンデイング、トランスファーモールド、第2の導電箔のエッチング、導電路の裏面処理およびダイシングの9工程で回路装置が実現できる。 Or plating such as Ni, etching of the first conductive foil, die bonding, wire bonding, transfer molding, etching the second conductive foil rear surface treatment and dicing the circuit device 9 steps of the conductive path can be realized. しかも支持基板をメーカーから供給することなく、全ての工程を内作する事ができる。 Moreover, without having to supply the supporting substrate from the manufacturer, it can be internal work all the steps. 回路装置の種類およびこれらの実装方法を説明する実施の形態。 Embodiments described types and methods for their implementation of the circuit device.

【0116】図21は、フェイスダウン型の回路素子8 [0116] Figure 21 is a face-down type circuit elements 8
0を実装した回路装置81を示すものである。 0 in which are shown a circuit device 81 mounted. 回路素子80としては、ベアの半導体チップ、表面が封止されたCSPやBGA(フリップチップ)等が該当する。 The circuit elements 80, bare semiconductor chip, the surface is sealed CSP or BGA (flip chip) or the like. また図22は、チップ抵抗やチップ抵抗等の受動素子82が実装された回路装置83を示すものである。 The Figure 22 shows a circuit device 83 that passive element 82 is mounted such as a chip resistor or a chip resistor. これらは、 They are,
薄型であり、しかも絶縁性樹脂で封止されてあるため、 A thin, and since that is sealed with an insulating resin,
耐環境性にも優れたものである。 It is also excellent in environmental resistance.

【0117】図23は、実層構造について説明するものである。 [0117] Figure 23 is a diagram for explaining a real layer structure. まず図23Aは、プリント基板や金属基板、セラミック基板等の実装基板84に形成された導電路85 First, FIG. 23A, a printed circuit board or a metal substrate, conductive paths 85 formed on the mounting substrate 84 such as a ceramic substrate
に今まで説明してきた本発明の回路装置53、56、8 Circuit device of the present invention has been described until now to 53,56,8
1、83が実装されたものである。 1,83 are those that have been implemented.

【0118】特に、半導体チップ52の裏面が固着された導電路51Aは、実装基板84の導電路85と熱的に結合されているため、前記導電路85を介して回路装置の熱を放熱させることができる。 [0118] In particular, the conductive path 51A to the back surface of the semiconductor chip 52 is fixed, because they are conductive path 85 and thermally coupled to the mounting substrate 84, dissipates the heat of the circuit device through the conductive path 85 be able to. また実装基板84として金属基板を採用すると、金属基板の放熱性も手伝って更に半導体チップ52の温度を低下させることができる。 Further, when employing a metal substrate as the mounting substrate 84, it is possible to reduce the temperature of the further semiconductor chip 52 also help heat radiation of the metal substrate. そのため、半導体チップの駆動能力を向上させることができる。 Therefore, it is possible to improve the driving capability of the semiconductor chip.

【0119】例えばパワーMOS、IGBT、SIT、 [0119] for example, a power MOS, IGBT, SIT,
大電流駆動用のトランジスタ、大電流駆動用のIC(M Transistor for high current drive, IC for high current drive (M
OS型、BIP型、Bi−CMOS型)メモリ素子等は、好適である。 OS type, BIP type, Bi-CMOS type) memory devices, etc. are preferred.

【0120】また金属基板としては、Al基板、Cu基板、Fe基板が好ましく、また導電路85との短絡が考慮されて、絶縁性樹脂および/または酸化膜等が形成されている。 [0120] As the metal substrate, Al substrate, Cu substrate, Fe substrate is preferable, also in short circuit between the conductive path 85 is considered, the insulating resin and / or an oxide layer or the like is formed.

【0121】また図23Bは、本回路装置90を、図2 [0121] Also FIG. 23B, the present circuit device 90, FIG. 2
3Aの基板84として活用したものである。 It is obtained by utilizing as the substrate 84 of 3A. これは、本発明の最大の特徴となるものである。 This is to be the greatest feature of the present invention. つまり従来のプリント基板、セラミック基板では、たかだか基板の中にスルーホールTHが形成されている程度であるが、本発明では、IC回路を内蔵させた基板モジュールが実現できる特徴を有する。 That conventional printed board, a ceramic substrate, but the degree to which the through holes TH in the most substrate is formed, in the present invention has a feature that can be realized board module is built-in IC circuits. 例えば、プリント基板の中に少なくとも1つの回路(システムとして内蔵させても良い)が内蔵されているものである。 For example, at least one circuit (which may be built as a system) in the printed circuit board in which is built.

【0122】また、従来では、支持基板としてプリント基板、セラミック基板等が必要であったが、本発明では、この支持基板が不要となる基板モジュールが実現できる。 [0122] Further, in the conventional printed circuit board as the supporting substrate, but a ceramic substrate or the like was required in the present invention, the substrate module the support substrate becomes unnecessary can be realized. これは、プリント基板、セラミック基板または金属基板で構成されたハイブリッド基板と比べ、その厚みを薄く、その重量を小さくできる。 This comparison PCB, a hybrid substrate composed of a ceramic substrate or a metal substrate, a thin thickness thereof, it is possible to reduce the weight thereof.

【0123】また本回路装置90を支持基板として活用し、露出している導電路に回路素子を実装できるため、 [0123] Also since the present circuit device 90 is used as the supporting substrate, a circuit element is mounted on the conductive path is exposed,
高機能な基板モジュールが実現できる。 Sophisticated board module can be realized. 特に本回路装置を支持基板とし、この上に素子として本回路装置91を実装すれば、基板モジュールとして更に軽量で薄いものが実現できる。 In particular this circuit device is a support substrate or implementing the circuit device 91 as a device thereon, thinner materials can be implemented in light weight as the substrate module.

【0124】従って、これらの実装形態により、このモジュールを実装した電子機器は、小型で軽量なものが実現できる。 [0124] Thus, these implementations, electronic device mounted with this module, light weight can be realized in a small size.

【0125】尚、符号93で示したハッチング部分は、 [0125] It should be noted that the hatched portion indicated by reference numeral 93,
絶縁性の被膜である。 An insulating coating. 例えば半田レジスト等の高分子膜が好ましい。 For example the polymer film of the solder resist and the like are preferable. これを形成することにより、基板90の中に埋め込まれた導電路と回路素子91等に形成された電極との短絡を防止できる。 By forming this can prevent a short circuit between the electrodes formed on the buried conductive path and the circuit element 91 and the like in the substrate 90. 更に、図29を使い本回路装置のメリットを述べる。 Furthermore, it describes the benefits of using the present circuit arrangement 29. 従来の実装方法に於いて、半導体メーカーは、パッケージ型半導体装置、フリップチップを形成し、セットメーカーは、半導体メーカーから供給された半導体装置と部品メーカーから供給された受動素子等をプリント基板に実装し、これをモジュールとしてセットに組み込んで電子機器としていた。 In conventional mounting methods, a semiconductor maker, packaged semiconductor device, forming a flip chip, manufacturers are supplied semiconductor device and mounted on a printed circuit board the supplied passive element such as a component manufacturer from semiconductor manufacturers then, it was the electronic devices incorporated into the set this as a module. しかし本回路装置では、自身を実装基板として採用できるため、半導体メーカーは、後工程を利用して実装基板モジュールを完成でき、セットメーカーに供給できる。 However, in the present circuit device, it is possible to employ itself as the mounting substrate, the semiconductor manufacturers can complete the mounting substrate module by utilizing the post-process, it can be supplied to the set makers. 従って、セットメーカーは、この基板への素子実装を大幅に省くことができる。 Accordingly, manufacturers can eliminate the element mounting onto the substrate significantly.

【0126】 [0126]

【発明の効果】以上の説明から明らかなように、本発明では、回路装置、導電路および絶縁性樹脂の必要最小限で構成され、資源に無駄のない回路装置となる。 As apparent from the above description, the present invention, the circuit device is constituted by a minimum conductive path and the insulating resin, the lean circuit device resources. よって完成するまで余分な構成要素が無く、コストを大幅に低減できる回路装置を実現できる。 Thus no extra components to completion, it is possible to realize a circuit device can be greatly reduced cost. また絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にすることにより、非常に小型化、薄型化および軽量化された回路装置を実現できる。 The coating thickness of the insulating resin, by the optimum thickness of the conductive foil, a very compact, it is possible to realize a thinner and lighter a circuit device. 更には、反りや剥がれの現象が顕著である配線は、 Furthermore, wiring phenomenon warpage or peeling is significant,
絶縁性樹脂に埋め込まれて支持されているために、これらの問題を解決することができる。 Since it is supported embedded in the insulating resin, it is possible to solve these problems.

【0127】また導電路の裏面のみを絶縁性樹脂から露出しているため、導電路の裏面が直ちに外部との接続に供することができ、図25の如き従来構造の裏面電極およびスルーホールを不要にできる利点を有する。 [0127] Since the exposed only the back surface of the conductive paths from insulating resin, the back surface of the conductive paths can be immediately subjected to connection with the outside, unnecessary back electrode and the through hole of such a conventional structure of FIG. 25 It has the advantage of being able to.

【0128】しかも回路素子がロウ材、Au、Ag等の導電被膜を介して直接固着されている場合、導電路の裏面が露出されてため、回路素子から発生する熱を導電路を介して直接実装基板に熱を伝えることができる。 [0128] Moreover if the circuit element is a brazing material, Au, it is fixed directly via a conductive coating such as Ag, for the back surface of the conductive path is exposed, directly via the conductive path of heat generated from the circuit elements heat can be transferred to the mounting substrate. 特にこの放熱により、パワー素子の実装も可能となる。 In particular this heat radiation, it is possible implementation of the power device.

【0129】また導電路の側面が湾曲構造をしている事、および/または導電路の表面に第2の材料から成る被膜を形成することにより、導電路に被着されたひさしが形成できる事によってアンカー効果を発生させることができ、導電路の反り、抜けを防止することができる。 [0129] Also that side of the conductive path is a curved structure, and / or on the surface of the conductive path by forming a coating of a second material, that applied by the eaves to the conductive path can be formed can generate anchor effect by the warp of the conductive path can be prevented omission.

【0130】また本発明の回路装置の製造方法では、導電路の材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電路として分離する時は、絶縁性樹脂を支持基板にして機能させている。 [0130] In the manufacturing method of the circuit device of the present invention, the conductive foil itself serving as the conductive path material to function as a supporting substrate, mounting the formation or at a circuit element separation groove, until the time of the deposition of an insulating resin supporting the whole conductive foil, and when separating the conductive foil as Kakushirube path is allowed to function as an insulating resin to a supporting substrate. 従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。 Accordingly, circuit elements, conductive foil, can be manufactured by necessary minimum of the insulating resin. 従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。 As described in the conventional example, the supporting substrate no longer needed in constructing the original circuit device can be cheaper in cost. また支持基板が不要であること、導電路が絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。 It is also the support substrate is unnecessary, the conductive paths are embedded in the insulating resin, merits further capable by it is possible to adjust the thickness of the insulating resin and the conductive foil, very thin circuit device formed there is also. また分離溝の形成工程に湾曲構造も形成でき、アンカー効果のある構造も同時に実現できる。 The curved structure formation step of the separation groove may be formed, the structure of the anchor effect can be achieved simultaneously.

【0131】また図27から明白なように、スルーホールの形成工程、導体の印刷工程(セラミック基板の場合)等を省略できるので、従来より製造工程を大幅に短縮でき、全行程を内作できる利点を有する。 [0131] As is also evident from FIG. 27, steps of forming the through hole, it is possible to omit such conductor printing process (for ceramic substrates), conventionally can significantly reduce the manufacturing process, can be in-house all the way It has the advantage. またフレーム金型も一切不要であり、極めて短納期となる製造方法である。 The frame mold is also no unnecessary, is a manufacturing method which is a very short delivery time.

【0132】次に導電路を個々に分離せずに取り扱えるため、後の絶縁性樹脂の被覆工程に於いて、作業性が向上する特徴も有する。 [0132] Then for handling a conductive path without individually separated, in the coating process after the insulating resin, also has features to improve the workability.

【0133】最後に本回路装置を支持基板として活用し、露出している導電路に回路素子を実装できるため、 [0133] Since the last of this circuit arrangement is used as the supporting substrate, a circuit element is mounted on the conductive path is exposed,
高機能な基板モジュールが実現できる。 Sophisticated board module can be realized. 特に本回路装置を支持基板とし、この上に素子として本回路装置91を実装すれば、基板モジュールとして更に軽量で薄いものが実現できる。 In particular this circuit device is a support substrate or implementing the circuit device 91 as a device thereon, thinner materials can be implemented in light weight as the substrate module.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の回路装置を説明する図である。 1 is a diagram illustrating a circuit device of the present invention.

【図2】本発明の回路装置を説明する図である。 2 is a diagram illustrating a circuit device of the present invention.

【図3】本発明の回路装置の製造方法を説明する図である。 3 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図4】本発明の回路装置の製造方法を説明する図である。 Is a diagram for explaining a manufacturing method of the circuit device of the present invention; FIG.

【図5】本発明の回路装置の製造方法を説明する図である。 5 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図6】本発明の回路装置の製造方法を説明する図である。 6 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図7】本発明の回路装置の製造方法を説明する図である。 7 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図8】本発明の回路装置を説明する図である。 8 is a diagram illustrating a circuit device of the present invention.

【図9】本発明の回路装置の製造方法を説明する図である。 9 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図10】本発明の回路装置の製造方法を説明する図である。 Is a diagram for explaining a manufacturing method of the circuit device of the present invention; FIG.

【図11】本発明の回路装置の製造方法を説明する図である。 11 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図12】本発明の回路装置の製造方法を説明する図である。 12 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図13】本発明の回路装置の製造方法を説明する図である。 13 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図14】本発明の回路装置の製造方法を説明する図である。 14 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図15】本発明の回路装置の製造方法を説明する図である。 Is a diagram for explaining a manufacturing method of the circuit device of the present invention; FIG.

【図16】本発明の回路装置の製造方法を説明する図である。 16 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図17】本発明の回路装置の製造方法を説明する図である。 17 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図18】本発明の回路装置の製造方法を説明する図である。 18 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図19】本発明の回路装置の製造方法を説明する図である。 19 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図20】本発明の回路装置の製造方法を説明する図である。 20 is a diagram for explaining a manufacturing method of the circuit device of the present invention.

【図21】本発明の回路装置を説明する図である。 21 is a diagram illustrating a circuit device of the present invention.

【図22】本発明の回路装置を説明する図である。 22 is a diagram illustrating a circuit device of the present invention.

【図23】本発明の回路装置の実装方法を説明する図である。 23 is a diagram for explaining a mounting method of a circuit device of the present invention.

【図24】従来の回路装置の実装構造を説明する図である。 24 is a diagram illustrating a mounting structure of a conventional circuit device.

【図25】従来の回路装置を説明する図である。 25 is a diagram for explaining the conventional circuit device.

【図26】従来の回路装置の製造方法を説明する図である。 26 is a diagram for explaining a conventional method of manufacturing a circuit device.

【図27】従来と本発明の回路装置の製造方法を説明する図である。 27 is a diagram for explaining a manufacturing method of the circuit device of the conventional and the present invention.

【図28】従来と本発明の回路装置に適用されるIC回路のパターン図である。 Figure 28 is a pattern diagram of an IC circuit applied to the circuit device of the prior art and the present invention.

【図29】半導体メーカーとセットメーカーの位置づけを説明する図である。 FIG. 29 is a diagram illustrating the positioning of semiconductor makers and set makers.

【符号の説明】 DESCRIPTION OF SYMBOLS

50 絶縁性樹脂 51 導電路 52 回路素子 53 回路装置 54 分離溝 58 ひさし 60 積層導電箔 60A 第1の導電箔 60B 第2の導電箔 50 insulating resin 51 conductive path 52 circuit element 53 circuit device 54 separating groove 58 eaves 60 laminated conductive foil 60A first conductive foil 60B second conductive foil

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 25/18 H01L 25/04 Z (72)発明者 阪本 純次 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 真下 茂明 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Fターム(参考) 4M109 AA01 BA01 FA02 5F067 AA01 AB04 BC12 CC02 CC07 DF01 DF20 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 25/18 H01L 25/04 Z (72 ) inventor Jun Sakamoto next Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5 Sanyo within Co., Ltd. (72) inventor Shigeaki Mashimo Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5 Sanyo within Co., Ltd. (72) inventor Katsumi Okawa Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5 Sanyo within Co., Ltd. (72) inventor Eiju Maehara Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5 Sanyo within Co., Ltd. (72) inventor Koji Takahashi Isesaki, Gunma Prefecture Kita-cho, 29 address Kanto Sanyo electronic Co., Ltd. in the F-term (reference) 4M109 AA01 BA01 FA02 5F067 AA01 AB04 BC12 CC02 CC07 DF01 DF20

Claims (17)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 所定の形状にパターニングされ側面が湾曲した導電路を導電箔で支持し、 所望の回路素子を所望の前記導電路上に電気的に接続して固着し、 前記回路素子および前記導電路を絶縁性樹脂で被覆し、 少なくとも導電路に対応する部分を除いた前記導電箔を除去することを特徴とする回路装置の製造方法。 1. A supports a conductive path patterned side into a predetermined shape is curved with a conductive foil, a desired circuit element fixed connected electrically to the desired of the conductive path, the circuit element and the conductive road covered with the insulating resin, the manufacturing method of the circuit device, which comprises removing the conductive foil excluding the portion corresponding to at least the conductive path.
  2. 【請求項2】 第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、 少なくとも導電路と成る領域を除いた前記第1の導電箔に分離溝を形成して側面が湾曲構造の第1の導電路を形成する工程と、 所望の回路素子を所望の前記第1の導電路上に電気的に接続して固着する工程と、 前記回路素子および前記第1の導電路を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、 前記分離溝に対応する部分の前記第2の導電箔を除去し、前記第1の導電路の裏面に第2の導電路を形成する工程とを具備することを特徴とする回路装置の製造方法。 2. A process for the second conductive foil to prepare a laminated conductive foil laminated on the back surface of the first conductive foil, the separating groove in the first conductive foil excluding the area formed with at least conductive path a step of forming to the side surface to form a first conductive path of the curved structure, a step of fixing by connecting a desired circuit element electrically to the desired first conductive path, the circuit element and the first the first conductive path covering, a step of molding an insulating resin to be filled in the isolation trench, removing the second conductive foil of the portion corresponding to the separation groove, said first conductive path method of manufacturing a circuit device, characterized in that the rear surface of and forming a second conductive path.
  3. 【請求項3】 第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、 前記第1の導電箔表面の少なくとも導電路となる領域に耐食性の導電被膜を形成する工程と、 少なくとも導電路となる領域を除いた前記導電箔に分離溝を形成して側面が湾曲構造の第1の導電路を形成する工程と、 所望の前記第1の導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記第1の導電路とを電気的に接続する接続手段を形成する工程と前記回路素子、 3. A process for the second conductive foil to prepare a laminated conductive foil laminated on the back surface of the first conductive foil, the corrosion resistance of the conductive film in a region to be at least conductive path of the first conductive foil surface forming a, a step of the side surface to form a separation groove on the conductive foil, except for the regions to be at least conductive path forms a first conductive path of the curved structure, the desired first conductive path a step of fixing the circuit elements, and electrodes of the circuit element and the step of forming a desired first conductive path and connection means for electrically connecting the circuit elements,
    前記接続手段および第1の導電路を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドし、前記導電路と前記絶縁性樹脂を嵌合させる工程と、 前記分離溝を設けていない前記第2の導電箔を除去し、 Covering the connection means and the first conductive path, molded with an insulating resin to be filled in the isolation trench, the step of fitting the conductive path and the insulating resin, have provided the isolation trench removed without the second conductive foils,
    前記第1の導電路の裏面に第2の導電路を形成する工程とを具備することを特徴とする回路装置の製造方法。 Method of manufacturing a circuit device characterized by comprising the step of forming a second conductive path to the back surface of the first conductive path.
  4. 【請求項4】 第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、 少なくとも導電路と成る領域を除いた前記第1の導電箔に、分離溝を形成して側面が湾曲構造の導電路を形成する工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記第1の導電路とを電気的に接続する接続手段を形成する工程と前記回路素子、 A step wherein the second conductive foil to the back surface of the first conductive foil is prepared a laminated conductive foil laminated to the first conductive foil excluding the area formed with at least conductive path, separating groove a step of the side surface forms a conductive path curved configuration to form the desired the conductive and step path fixing the circuit elements, electrically to an electrode of the circuit element and the desired first conductive path said circuit element and forming a connecting means for connecting,
    前記接続手段および第1の導電路を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドし、前記第1 The covers the connecting means and the first conductive path, molded with an insulating resin to be filled in the isolation trench, wherein the first
    の導電路と前記絶縁性樹脂を嵌合させる工程と、 前記分離溝を設けていない前記第1の導電箔を除去し、 And conductive path and the step of fitting the insulating resin, removing the first conductive foil not provided with the isolation trenches,
    前記第1の導電路の裏面に第2の導電路を形成する工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工程とを具備することを特徴とする回路装置の製造方法。 Process and method of the circuit device characterized by comprising the step of separating insulating resin into individual circuit devices by cutting to form a second conductive path to the back surface of the first conductive path .
  5. 【請求項5】 導第1の導電箔の裏面に第2の導電箔が積層された積層導電箔を用意する工程と、 前記第1の導電箔表面の少なくとも導電路となる領域に耐食性の導電被膜を形成する工程と、 少なくとも第1の導電路となる領域を除いた前記第1の導電箔に、分離溝を形成して側面が湾曲構造の導電路を形成する工程と、 所望の前記第1の導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記第1の導電路とを電気的に接続する接続手段を形成する工程と前記回路素子を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドし、前記第1の導電路と前記絶縁性樹脂を嵌合させる工程と、 前記分離溝を設けていない前記第2の導電箔を除去し前記第1の導電路の裏面に第2の導電路を形成する工程と、 前記絶縁性 5. The rear surface of the conductive first conductive foil and the step of second conductive foil to prepare a laminated conductive foil laminated conductive corrosion resistance in a region to be at least conductive path of the first conductive foil surface forming a coating film, the first conductive foil excluding the area comprising at least a first conductive path, comprising the steps of side forming the isolation trench to form a conductive path of the curved structure, desired the first a step of fixing the circuit elements to one conductive path covers the step between the circuit elements forming a connecting means for electrically connecting the electrode of the circuit element and the desired first conductive path, the separation molded with an insulating resin so as to fill the grooves, the step of fitting said insulating resin and said first conductive path, the isolation trench is removed the second conductive foil not provided the first forming a second conductive path to the back surface of the first conductive path, the insulating 樹脂を切断して個別の回路装置に分離する工程とを具備することを特徴とする回路装置の製造方法。 Method of manufacturing a circuit device, wherein a resin is cut and a step of separating into individual circuit devices.
  6. 【請求項6】 前記第2の導電箔は銅、アルミニウム、 Wherein said second conductive foil are copper, aluminum,
    鉄−ニッケルのいずれかで構成されることを特徴とする請求項2から請求項5のいずれかに記載された回路装置の製造方法。 Iron - method of manufacturing has been the circuit device according to any one of the preceding claims 2, characterized in that it is composed of either nickel.
  7. 【請求項7】 前記第1の導電箔は、メッキにより形成されることを特徴とする請求項2から請求項5のいずれかに記載の回路装置の製造方法。 Wherein said first conductive foil is method of manufacturing a circuit device according to any one of the preceding claims 2, characterized in that it is formed by plating.
  8. 【請求項8】 前記積層導電箔は、アルミニウムより成る導電箔に銅がメッキされた構造である成る請求項2から請求項5のいずれかに記載された回路装置の製造方法。 Wherein said laminated conductive foil The manufacturing method of the a circuit device according to claims 2 to copper conductive foil made of aluminum is made is plated structure to claim 5.
  9. 【請求項9】 前記第1の導電箔は、アルミニウムまたは銅でなる請求項8に記載の回路装置の製造方法。 Wherein said first conductive foil is method for manufacturing a circuit device according to claim 8 comprising aluminum or copper.
  10. 【請求項10】 前記導電被膜はニッケルあるいは銀メッキ形成されることを特徴とする請求項3または請求項5に記載された回路装置の製造方法。 Wherein said conductive coating is a manufacturing method of the a circuit device according to claim 3 or claim 5 characterized in that it is formed of nickel or silver plating.
  11. 【請求項11】 前記第1の導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とする請求項2から請求項5のいずれかに記載された回路装置の製造方法。 The isolation trench 11. is selectively formed on the first conductive foil is claimed in claim 2, characterized in that it is formed by chemical or physical etching to claim 5 manufacturing method of the circuit device.
  12. 【請求項12】 前記導電被膜を前記分離溝形成時のマスクの一部として使用することを特徴とする請求項3または請求項5に記載された回路装置の製造方法。 12. The method of manufacturing a is a circuit device according to claim 3 or claim 5, characterized by using said conductive coating as part of a mask at the time of the separation groove formation.
  13. 【請求項13】 前記回路素子は半導体ベアチップ、フリップチップ、チップ回路部品、パッケージ型半導体素子、CSPのいずれかあるいは両方を固着されることを特徴とする請求項1から請求項5のいずれかに記載された回路装置の製造方法。 Wherein said circuit element is a semiconductor bare chip, flip-chip, chip circuit component, the package type semiconductor device, from claim 1, characterized in that it is affixed to either or both of CSP to claim 5 manufacturing method of the described circuit arrangement.
  14. 【請求項14】 前記接続手段はワイヤーボンディングまたはロウ材で形成されることを特徴とする請求項2から請求項5のいずれかに記載された回路装置の製造方法。 14. The connecting means the method of manufacturing has been the circuit device according to any one of claims 2, characterized in that it is formed by wire bonding or brazing material according to claim 5.
  15. 【請求項15】 前記絶縁性樹脂はトランスファーモールドで付着されることを特徴とする請求項1から請求項5のいずれかに記載された回路装置の製造方法。 15. The insulating resin production method of the a circuit device according to claims 1, characterized in that it is deposited in a transfer mold to claim 5.
  16. 【請求項16】 ダイシングにより個別の回路装置に分離することを特徴とする請求項4あるいは請求項5のいずれかに記載された回路装置の製造方法。 16. Dicing by the production method of the a circuit device according to claim 4 or claim 5, characterized in that the separation into individual circuit devices.
  17. 【請求項17】 前記導電路は、少なくとも配線である請求項1から請求項5のいずれかに記載された回路装置の製造方法。 17. The conductive path producing method has been circuit device according to any one of claims 1 to 5 is at least the wiring.
JP2000063218A 2000-03-08 2000-03-08 Manufacturing method of circuit device Pending JP2001250883A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000063218A JP2001250883A (en) 2000-03-08 2000-03-08 Manufacturing method of circuit device

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2000063218A JP2001250883A (en) 2000-03-08 2000-03-08 Manufacturing method of circuit device
US09/671,220 US6562660B1 (en) 2000-03-08 2000-09-27 Method of manufacturing the circuit device and circuit device
EP00308481A EP1143509A3 (en) 2000-03-08 2000-09-27 Method of manufacturing the circuit device and circuit device
KR10-2001-0002826A KR100386520B1 (en) 2000-03-08 2001-01-18 Manufacturing method of circuit device and circuit device
TW090104486A TW567738B (en) 2000-03-08 2001-02-27 Manufacturing method of circuit device and circuit device
CNB011109696A CN1227957C (en) 2000-03-08 2001-03-08 Method for manufacturing circuit device and circuit device

Publications (1)

Publication Number Publication Date
JP2001250883A true JP2001250883A (en) 2001-09-14

Family

ID=18583119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000063218A Pending JP2001250883A (en) 2000-03-08 2000-03-08 Manufacturing method of circuit device

Country Status (1)

Country Link
JP (1) JP2001250883A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049173A (en) * 2007-08-20 2009-03-05 Mitsui High Tec Inc Semiconductor device and its manufacturing method
WO2012137333A1 (en) * 2011-04-07 2012-10-11 三菱電機株式会社 Molded module and electric power steering apparatus

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049173A (en) * 2007-08-20 2009-03-05 Mitsui High Tec Inc Semiconductor device and its manufacturing method
WO2012137333A1 (en) * 2011-04-07 2012-10-11 三菱電機株式会社 Molded module and electric power steering apparatus
EP2695795A1 (en) 2011-04-07 2014-02-12 Mitsubishi Electric Corporation Molded module and electric power steering apparatus
JP5705306B2 (en) * 2011-04-07 2015-04-22 三菱電機株式会社 Mold module used as power section of electric power steering apparatus, and electric power steering apparatus
US9123693B2 (en) 2011-04-07 2015-09-01 Mitsubishi Electric Corporation Mold module utilized as power unit of electric power steering apparatus and electric power steering apparatus

Similar Documents

Publication Publication Date Title
US8003895B2 (en) Electronic parts packaging structure and method of manufacturing the same
EP1085561B1 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
KR100395862B1 (en) Flip chip type semiconductor device and method for manufacturing the same
KR100201924B1 (en) Semiconductor device
EP1683198B1 (en) Semiconductor device and manufacturing method thereof
US6908785B2 (en) Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
US7550315B2 (en) Method for fabricating semiconductor package with multi-layer die contact and external contact
KR101690549B1 (en) System and method for stacked die embedded chip build-up
US7229856B2 (en) Method of manufacturing electronic part packaging structure
KR100548668B1 (en) Semiconductor device and method of manufacturing the same
JP4361826B2 (en) Semiconductor device
JP3481444B2 (en) Semiconductor device and manufacturing method thereof
CN100468719C (en) Overlappable semiconductor device and method of manufacturing the same
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US8357999B2 (en) Assembly having stacked die mounted on substrate
JP4075306B2 (en) Wiring board, LGA type semiconductor device, and method of manufacturing wiring board
US8786070B2 (en) Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US7777351B1 (en) Thin stacked interposer package
JP4145301B2 (en) Semiconductor device and three-dimensional mounting semiconductor device
KR100532179B1 (en) Chip scale ball grid array for integrated circuit package
US6909178B2 (en) Semiconductor device and method of manufacturing the same
US6515361B2 (en) Cavity down ball grid array (CD BGA) package
CN101393871B (en) Semiconductor device containing stacked semiconductor chips and manufacturing method thereof
JP3706533B2 (en) A semiconductor device and semiconductor module
JP4251421B2 (en) Manufacturing method of semiconductor device