KR100400365B1 - 내재된서보주소부호화를위한n/(n+1)부호화율을갖는트랙주소패턴 - Google Patents

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Abstract

2진 비트 길이 "n"을 갖는 트랙 주소 식별부를 표현하기 위해 저장 매체의 서보 구역에 내재된 트랙 주소 패턴. 저장 매체에 내재된 트랙 주소 패턴은 트랙 주소 식별부의 그레이-코드 표현으로 재코드화되고 n/(n+1)의 코드화율, 여기서 n≥2, 을 갖는다. 재코드화된 트랙 주소 패턴(또는 코드워드)은 그레이-코드 표현으로 모델링되고, 여기서 데이터 저장 장치의 트랙 주소에 대응하는 다수의 비트 셀은 트랙 주소 패턴에 대해 선택된 패리티 비트를 유지하기 위해 선택 된 패리티 비트를 포함하도록 재코드화된다. 더욱 상세히는, 두 인접 트랙 주소 패턴의 동일 비트 위치에 "1"이 발생하면, 패리티 온 "1"은 동일 비트 셀 위치가 m 번째 및 m-1 번째 트랙 주소 패턴과 동일하고 m 번째 및 m+1 번째 트랙 주소 패턴과 동일할 때까지 유지된다. 더욱이, 코드워드는 m-1 번째 트랙 주소와 정확히 두 비트 셀 위치에서 상이한 m 번째 트랙 주소의 비트 셀을 제공하고 m+1 번째 트랙 주소와 정확히 두 비트 셀 위치에서 상이한 m 번째 트랙 주소의 비트 셀을 제공한다. 인접 코드워드가 상이한 위치중의 일 위치가 패리티 비트 위치이다.

Description

내재된 서보 주소 부호화를 위한 n/(n+1) 부호화율을 갖는 트랙 주소 패턴
하드 디스크 장치 또는 플로피 디스크 장치와 같은 자기 디스크는 컴퓨터용 데이터 저장 및 검색 매체로서 사용된다. 데이터는 자기 디스크가 회전함에 따라 이 디스크에 인접하여 위치되는 "판독/기록" 자기 트랜스듀서 또는 "헤드"를 이용하여 자기 기록 장치의 자기 디스크에 대하여 검색("판독") 및 저장("기록")된다. 자기 디스크는 디스크를 가로지르는 방사상 방향을 따라 동심원 트랙으로 분할된다. 자기 디스크는 또한 디스크의 선택된 반경들 사이의 각 섹터(angular sector)로 분할된다. 자기 디스크의 저장 또는 검색 영역은 트랙 번호(트랙 주소) 및 섹터 번호로 지정된다. 섹터는 2진 데이터가 저장되는 정규 데이터 구역(normal data zone)과 판독/기록 자기 헤드에 대한 위치 정보를 제공하는 서보 구역(servo zone)으로 세분된다. 서보 구역의 위치 정보는 자기 헤드의 개략 위치(corsepositioning)를 위한 트랙 주소(track address)와 자기 헤드의 세분 위치(fine positioning)를 위한 버스트 패턴(burst pattern)을 포함한다.
자기 디스크상의 각각의 트랙(T)은 공지된 그레이-코딩 체계를 이용하여 임의의 비트 길이를 갖는 그레이-코드 2진 비트 시퀀스 주소 패턴(GT)에 의해 표현될 수 있는 식별 번호 또는 고유 주소를 갖는다. 트랙(T)의 주소 패턴(GT)은 더욱 긴 동작 2진 비트 시퀀스 패턴(ET)으로 재코드화되고, 상기 트랙의 주소로서 예컨대 자기 디스크의 서보 구역의 트랙의 주소로서 기록된다. 그레이-코드 주소 패턴(Gray-code address pattern; GT)을 동작 코드 주소 패턴(oprational code track address pattern; ET)으로 재코드화하는 목적은 자기 기록 디바이스가 GT패턴 보다 더욱 신뢰성 있게 검출 및 인식할 수 있는 ET를 생성하기 위한 것이다. GT패턴의 비트 카운트 길이 대 ET패턴의 비트 카운트 길이의 비는 코드화율(the rate of the code)이라고 불리운다. 코드화율이 높을수록 코드는 더욱 효과적이다.
종래 기술에 설명된 기록 기술은 n/(n+1) 트랙 주소 코드화율로 표현되는 최대 가능 효율을 달성하지 못한다(여기서 n≥2). 실제로, 이러한 기록을 위해 종래 기술로 달성된 전형적인 트랙 주소 코드화율은 모든 n 에 대해 1/2인데, 이는 트랙 주소를 부호화하는 일반적인 방법이 트랙 주소의 서보 구역에서 각각의 그레이-코드 비트에 대하여 자속 역전(flux reversal)을 보장하기 위한 그레이-코드 트랙 주소를 위해 2 비트를 제공하기 때문이다. 그러나, 미합중국 특허 제 5,274,510호는n/(n+2) 코드화율을 위해 길이 "n" 인 GT패턴을 길이 "n+2"인 ET패턴으로 변환하는 방법을 제공한다. 그럼에도 불구하고 이 방법은 가능할 수 있는 가장 효율적인 트랙 주소 코드화율은 아니다.
본 발명은 데이터 저장 시스템의 트랙 주소 패턴에 대한 부호화 및 복호화에 관한 것으로, 더욱 상세히는 컴퓨터 디스크 드라이브 시스템과 함께 사용되는 그레이-코드(Gray-code)로 된 트랙 주소 패턴(track address pattern)을 부호화하는 것에 관한 것이다.
도 1은 종래기술에서 공지된 8개 트랙으로 된 셋트에 대한 3-비트 그레이-코드 패턴을 도시하는 테이블.
도 2는 종래기술에서 공지된 도 1의 3-비트 그레이-코드 패턴에 의해 생성된자화 방향을 나타내는 테이블.
도 3은 종래기술에서 공지된 도 2의 3-비트 그레이-코드 패턴에 의해 역판독 동작(read back operation)동안 산출된 전압 신호를 나타내는 테이블.
도 4는 본 발명에 따라 3-비트 그레이-코드화된 트랙 식별을 위한 부호화 체계를 나타내는 테이블.
도 5는 본 발명에 따라 4-비트 그레이-코드화된 트랙 식별을 위한 부호화 체계를 나타내는 테이블.
본 발명은 2진 비트 길이 "n"을 갖는 트랙 주소 식별을 나타내기 위하여 저장 매체의 일부 트랙에 내재된 트랙 주소 패턴을 제공한다. 저장 매체에 내재된 트랙 주소 패턴은 트랙 주소 식별의 그레이-코드로 재코드화되며 n≥2인 n/(n+1) 코드화율을 제공하기 위해 "n+1"의 2진 비트 길이를 갖는다. 부호화된 트랙 주소 패턴(또는 코드워드)은 그레이-코드로 모델링되며, 여기서 데이터 저장 장치의 트랙 주소에 대응하는 다수의 비트 셀은 트랙 주소 패턴을 위해 선택된 패리티를 유지하기 위해 선택된 패리티 비트를 포함하도록 재코드화된다.
본 발명의 또 다른 관점은, 내재된 트랙 주소 패턴을 위해 선택된 패리티를 유지하도록 선택되고 트랙 주소 패턴의 내부에 위치된, 하나의 패리티 비트 "X"를 포함하도록 트랙 주소 식별의 그레이-코드로부터 재코드화되는 내재된 트랙 주소 패턴을 제공하는 것이다.
내재된(embedded) 트랙 주소 패턴은 두 개의 상기 인접 트랙 주소 패턴의 동일 비트 위치에 "1"이 발생할 때, 상기 동일 비트 위치까지 패리티 업(parity up)은 m번째 및 (m-1)번째 트랙 주소 패턴과 m번째 및 (m+1)번째 트랙 주소 패턴 모두에 대해 동일하다는 것을 제공한다. 더욱이, 트랙 주소 패턴은 m 번째의 트랙 주소 식별의 비트가 정확히 두 비트 위치에서 m-1 번째의 트랙 주소 식별의 비트와 상이하고 또한 m 번째의 트랙 주소 식별의 비트가 정확히 두 비트 위치에서 m+1 번째의 트랙 주소 식별의 비트와 상이한 것을 제공한다. 인접 트랙 주소 패턴이 상이한 비트 위치중 하나의 패리티 비트 위치이다.
본 발명에 따라, 패리티 비트 X는 트랙 주소 패턴의 (n+1)/2 인 트랙 주소 패턴과 동일하거나 그렇지않으면 더 큰 정수로 표현되고, 좌측으로부터 계수되어, 중앙 또는 비트 위치에 위치된다(여기서, n은 트랙 주소 패턴에서의 비트 수이다). 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}에 의해 표기되고, 상기 트랙 주소 식별에 대한 대응하는 내재된 트랙 주소 패턴(ET)은 ET= {...bn-5bn-3bn-1Xbnbn-2bn-4...}에 의해 표기되고, 여기서, X는 패리티 비트이다. 본 발명에 따른 또 다른 부호화 기술은 ET코드워드를 구성할 때 최하위 유효 비트와 그 다음 최하위 유효 비트의 위치를 역전시키므로써 결정된다. 이 부호화 기술은 인접 트랙 주소 패턴간의 패리티 필요조건을 유지하며, ET= {...bn-4bn-2bnXbn-1bn-3bn-5...}에 의해 표기되고, 여기서, X는 패리티 비트이다.
종래의 그레이 스케일 트랙 주소 부호화 제약조건
그레이-코드는 자기 디스크에서 트랙 주소 식별 번호를 표현하는데 사용되는데, 이는 그레이-코드화에서 인접 트랙에 대한 인접 코드 표현에서 단지 하나의 비트만이 상이하기 때문에 트랙 주소 식별 결정에서의 효율 및 복잡도를 개선시킨다. 더욱 상세히는, 그레이-코드는 이러한 코드화에서 m번째 트랙의 주소는 정확히 코드워드의 하나의 비트의 위치에서 이전 또는 (m-1)번째 트랙의 그레이-코드 주소와 상이하도록 트랙 번호를 2진 비트 시퀀스 주소 패턴(또는 코드워드)을 부호화하는 데 사용되고, "m"은 임의의 선택된 트랙 번호를 나타낸다. m번째 트랙의 주소는 또한 정확히 하나의 비트의 위치에서 다음 또는 (m+1)번째 트랙의 주소와 상이하다. 도 1은 8개의 상이한 트랙 번호로 된 셋트가 각각 3-비트 길이의 그레이-코드 주소가 할당된 그레이-코드화의 사용예를 예시한다. 알 수 있는 바와 같이, 예를들어, 제 3 트랙(011)의 부호화된 2진 비트 시퀀스 주소는 정확히 하나의 비트 위치(제 2 비트)에서 인접한 제 2 트랙(001)에 대한 부호화된 2진 비트 시퀀스 주소와 상이하다. 마찬가지로 제 3 트랙(011)의 부호화된 2진 주소 패턴은 정확히 하나의 비트 위치(제 3 비트)에서 인접한 제 4 트랙(010)에 대한 부호화된 2진 주소 패턴과 상이하다.
자기 디스크 매체에 저장된 재코드화된 2진 비트 시퀀스 주소 패턴(코드워드)은 각각 비트 셀(bit cell)이라 불리우는 각각의 비트에 대한 하나의 국부화된 자화 영역 또는 도메인의 패턴을 산출한다. 더욱 상세히는, 비트 시퀀스 주소 패턴의 "1" 값에 대한 2진 비트는 트랙상에서 이전 비트에서 발생하는 자화 방향과 반대 방향인 비트 셀에서의 자화 방향으로 표현된다. 비트 시퀀스 주소 패턴의 "0" 값에 대한 2진 비트는 트랙상에서 이전 비트에서 발생하는 자화 방향과 동일 방향인 비트 셀에서의 자화 방향으로 표현된다. 도 1의 트랙 주소에 의해 자기 매체상에서 생성된 자화 패턴은 도 2에 도시되어 있는 데, 이는 비트 셀이 좌측으로부터 우측으로 가면서 만나게 되고, 테이블의 최좌측 비트의 좌측에 대한 비트를 표현하는 비트 셀에 존재하는 자화 방향은 좌측으로부터 우측으로 가는 방향이다.
비트 시퀀스 패턴 검색 동작 동안, 인접 자화 영역 또는 비트 셀 간의 자속 방향 전이는 자기 기록 디바이스 판독 헤드 회로에 제공하기 위해 회로 파라미터를 유도 또는 변경하거나, 판독 헤드로 부터의 출력 신호 파형에서의 전압 펄스를 유도 또는 변경한다. 이 배열에서, 인접 비트 셀간의 자속 방향 역전에 기인한 각각의 이러한 전압 펄스는 트랙 주소 패턴의 비트로서 2진수 "1"을 표현한다. 산출된 임의의 이러한 전압 펄스의 극성은 이러한 자속 역전 표현에 기인하여 이전에 산출된 펄스의 극성과 항상 반대 극성이다. 인접 비트 셀로부터 획득된 출력 신호에서 이러한 전압 펄스의 부존재는 2진수 "0"을 표현한다.
더욱 상세히는, 비트 셀로부터 획득된 출력 신호 전압 파형의 값은 임계 검출기(threshold detector)를 이용하여 결정된다. "1"은 출력신호의 값이 소정 임계값과 동일하거나 초과한다면 발생하도록 결정되고, "0"은 출력신호의 값이 소정 임계값보다 작다면 발생하도록 결정된다. "1" 값을 갖는 비트 시퀀스 주소 패턴내의 비트는 예를들어, 값 A와 같은 진폭을 갖는 헤드 출력 신호 파형에서의 펄스를 산출한다. "0" 값을 갖는 비트 시퀀스 주소 패턴내의 비트가 헤드 출력 신호 파형에서 이상적으로 임의의 전압을 산출하지 않아야 할지라도, 의사(spurious) 전기 잡음은 흔히 진폭 x를 갖는 전압을 산출하고, 이것은 전형적으로 "1"을 검색하는 것에 기인한 출력 신호 파형의 진폭 A의 일부분이다.
도 3은 전기 신호가 도 1에 도시된 그레이-코드 트랙 주소 비트 시퀀스 패턴을 위한 판독 동작 또는 주소 비트 시퀀스 패턴 검색 동안 산출되어야 한다는 것을 도시한다. 또한, 이것은 헤드가 좌측으로부터 우측으로 도시된 비트에 대해 비트 셀과 만나는 것을 가정하며, 최좌측 비트를 나타내는 비트 셀 이전의 비트 셀이 자화되므로써 자속이 최좌측으로부터 우측으로 방향을 이룬다. 도 3의 화살표는 전압 펄스를 표기하며, 화살표의 방향은 펄스가 포지티브(positive)인지 네거티브(negative)인지를 나타낸다. 상향 화살표는 포지티브 펄스를 나타내고, 하향 화살표는 네거티브 펄스를 나타낸다.
자기 디스크상의 특정 트랙을 탐색할 때, 헤드는 디스크를 가로질러 내부 또는 외부를 향하여 주사(scan)하도록 지시된다. 헤드가 트랙(Tn)으로부터 인접 트랙(Tn+1)으로 이동함에 따라, 헤드는 헤드 판독 출력 신호가 이전 트랙 보다는 이후 트랙에 저장된 비트에 더욱 영향을 받도록 이전 트랙의 비트 셀로부터의 더욱 적은 자속과 이후 트랙의 비트 셀로 부터의 더욱 많은 자속에 점진적으로 영향을 받는다. 비트 셀(bn1,bn2및 bn3)을 갖는 트랙(Tn)의 각각의 비트에 기인하여 헤드 판독 출력 신호에서 산출된 펄스의 진폭은 각각 pn(b1), pn(b2)및 pn(b3)로 표기된다. 비트 셀(b(n+1)1,b(n+1)2및 b(n+1)3)을 갖는 트랙(Tn+1)의 각각의 비트에 산출된 펄스의 진폭은 각각 p(n+1)(b1), p(n+1)(b2)및 p(n+1)(b3)로 표기된다. 따라서, 헤드가 두 인접 트랙(Tn및 Tn+1)의 비트 셀 사이에 위치될 때, 임계 검출기에 의해 알 수 있는 펄스(p)의 진폭은 각각의 트랙의 비트 셀(pn(bx)및 p(n+1)(bx))의 진폭의 조합이다. 헤드가 두 인접 트랙(Tn및 Tn+1)(각각의 트랙은 그레이-코드 트랙 주소 비트 시퀀스 패턴을 가짐)의 중간에 위치될 때, 펄스(pbx)에 대해 임계 검출기에 제시된 헤드 출력 신호의 진폭은 두 트랙으로부터 인접 비트 셀"bx"의 각각의 자속으로 부터의 결과이고,
[수학식 1]
pbx= 0.5pn(bx)+ 0.5p(n+1)(bx)
과 같이 주어진다.
동작 코드 주소 패턴에서와 같이 만일 그레이-코드 트랙 주소 비트 시퀀스 패턴이 디스크에 직접 기록되는 경우에 발생할 수 있는 문제 중 하나가 도 2 및 도 3을 이용하여 예시된다. 헤드가 트랙(T2및 T3)사이에 위치될 때, 각 트랙의 3개의 연속 비트 셀 위치로부터의 각 인접 비트 셀 쌍에 대한 임계 검출기에서 산출된 역 판독 전압 신호의 진폭은 상기 수학식 1을 이용하여 결정되고, 여기서:
[수학식 2]
pb1= 0.5p2(b1)+ 0.5p(3)(b1)= 0.5(0) + 0.5(0) = 0
pb2= 0.5p2(b2)+ 0.5p(3)(b2)= 0.5(0) + 0.5(A) = 0.5A
pb3= 0.5p2(b3)+ 0.5p(3)(b3)= 0.5(A) + 0.5(-A) = 0
만일 소정 임계 값이 0.5A로 설정되면, 임계 검출기는 헤드가 트랙(T4)에 위치된 자기 기록 디바이스에 대한 지시를 나타내는 "010"으로 되는 패턴을 검출한다. 그러나, 이것은 헤드가 사실상 트랙(T2및 T3)사이에 위치됨에 따라 옳지 않다.
헤드가 두 인접 트랙(Tn및 Tn+1)사이에 위치될 때, 만일 임계 검출기가 트랙의 주소와 일치하는 모든 비트에 대해 올바르게 검출한다면, 헤드 위치에 대한 검출기의 결정은 "1" 또는 "0"이 두 트랙 주소 패턴이 상이한 단지 일 비트에서 검출되는 지의 여부에 좌우되어 트랙 Tn또는 Tn+1일 수 있다. 헤드가 트랙(T2및 T3)사이에 위치되는 상기 예에 대해, 제 3 비트가 두 트랙에 대해 트랙 주소 패턴에서 동일할 지라도, 임계 검출기에 의해 틀리게 결정되어 헤드위치에 대한 오류 정보로 되는 결과가 된다. 트랙(T2)에 대한 그레이-코드 트랙 주소 패턴의 비트 셀(b3)까지 좌측으로부터 우측으로의 "1"의 개수는 짝수 개인 반면에, 트랙(T3)에 대한 그레이-코드 트랙 주소 패턴의 비트 셀(b3)까지 좌측으로부터 우측으로의 "1"의 개수는 홀수 개 이다. 만일 트랙 주소 패턴의 "1"의 갯수가 짝수 개이면, 트랙 주소 패턴은 짝수 개 패리티를 갖는다고 일컫는다. 만일 트랙 주소 패턴의 "1"의 개수가 홀수 개이면, 트랙 주소 패턴은 홀수 개 패리티를 갖는다고 일컫는다. 트랙(T2및 T3)의 트랙 주소 패턴 간의 패리티 차이는 예를들어, 두 트랙에 대해 비트 셀(b3)내의 대향 극성의 전압 펄스로 되는 결과로 된다. 이러한 극성의 차이는 헤드가 "1" 대신에 트랙 사이에 위치될 때 임계 검출기가 "0"을 검출하도록 강제한다. 도 3을 참조하면, 헤드가 트랙(T4및 T5) 사이에 또는 트랙(T5및 T6) 사이에 위치되는 경우에 마찬가지의 문제가 발생한다.
새로운 그레이-코드 트랙 주소 제약조건
본 발명은 특히 모든 코드워드(부호화된 그레이-코드 트랙 주소로)는 동일 패리티를 가져야 한다는 것을 인식한다. 더욱이, 본 발명은 새로운 제약조건 즉,이웃 코드워드의 동일 비트 위치에 "1"이 발생할 때 동일 비트 위치까지의 패리티는 코드워드들 모두에서 동일해야 한다. 동작 코드 트랙 주소를 형성하기 위해 이추가의 제약조건에 영향을 받는 그레이 코드 트랙 주소로, 그리고 잡음이 없는 경우에, 임계 검출기는 헤드가 두 인접 트랙 사이에 위치될 때, 동작 코드 트랙 주소의 모든 비트를 항상 올바르게 검출해야 한다. 이러한 효율 레벨을 달성하기 위해, 본 발명에 따른 동작 코드 트랙 주소는 부호화율이 n/(n+1)이 되도록 각 트랙 주소 패턴당 단지 일 비트에 대해 과도한 코스트(overhead cost)를 갖는다. 이 추가 비트는 "무조건(don't care)" 비트로 참조되고, 이 비트에 대한 검출기의 결정은 트랙 주소 결정에서 무시된다. 이 무조건 비트는 "패리티" 비트 X 로도 참조되는 데 이는, 모든 부호화된 주소 패턴에서 패리티 온인 "1'"이 그것이 홀수 이든 짝수이든 간에 동일하기 때문이다.
부호화 알고리즘
자기 디스크 매체상의 각각의 트랙(T)에 대해, n-비트 길이의 그레이-코드 비트 시퀀스 패턴(GT)는,
[수학식 3]
GT= {b1, b2,..., bn}
으로 표기된다. 본 발명에 따라, 그리고 그레이-코드 트랙 주소에 대한 새로운 제약조건의 만족으로, 각 트랙에 대한 동작 코드 주소 패턴(ET)는 다음과 같은
[수학식 4]
ET= {...,bn-5, bn-3, bn-1,X, bn, bn-2, bn-4,...}
부호화 알고리즘을 사용하여 기초가 되는 그레이-코드 기록에 의거하여 결정된다. 결정은 ET가 각 트랙에 대한 X 값을 결정하는 선택과 짝수 또는 홀수 패리티를 가져야 한다. 다시 말하면, 만일 패리티가 홀수가 되는 것으로 결정된다면, 패리티 비트 X는 각 트랙 주소가 홀수 패리티를 갖는 것을 보장하도록 각 트랙 주소에 대해 "1" 또는 "0" 이도록 미리 결정된다. 만일 패리티가 짝수가 되는 것으로 결정된다면, 패리티 비트 X는 각 트랙 주소가 짝수 패리티를 갖는 것을 보장하도록 각 트랙 주소에 대해 "1" 또는 "0"이도록 미리 결정된다. 이 패리티 비트의 위치는 좌측으로부터 계수하여, (n+1)/2 보다 크거나 동일한 정수에 의해 표현되는 비트위치에 있어야 한다(여기서, "n"은 트랙 주소 패턴의 비트의 수). 이 비트 위치는 트랙 주소 패턴의 중앙위치이어야 한다. 또한, 그레이-코드 트랙 주소 패턴에 대한 규칙은; 이웃 코드워드는 정확히 두 비트 위치에서 상이해야 하며, 이웃 코드워드에서 상이한 두 비트중의 하나의 비트는 패리티 비트 위치이도록 새로운 동작 코드를 형성하도록 수정된다.
각각의 트랙 주소 패턴에 대해 패리티 비트가 결정된 후, 동작 부호화된 트랙 주소 패턴(ET)은 패리티 비트 X로 시작하는 것으로써 구성된다. 부호화된 트랙 주소 패턴(ET)의 길이는 그 후 다음과 같은 두 단계를 사용하여 증가된다. 먼저, bn 부터 시작하여 GT의 다른 모든 비트는 X의 우측에 배치된다. 둘째, bn-1부터 시작하여 기타 모든 비트는 X의 좌측에 배치된다.
도 4는 GT= {b1, b2, b3}인 경우에 도 1의 3-비트 그레이-코드 트랙 주소 패턴에 대한 부호화된 트랙 주소 패턴(ET)을 나타낸다. 상기 수학식 4를 사용하여, 부호화된 트랙 주소 패턴(ET)은 ET= {b2, X, b3, b1}으로 표현된다.
도 5는 GT= {b1, b2, b3, b4}인 경우에 4-비트 그레이-코드 트랙 주소 패턴에 대한 부호화된 트랙 주소 패턴(ET)을 나타낸다. 상기 수학식 4를 사용하여, 부호화된 트랙 주소 패턴(ET)은 ET= {b1, b3, X, b4, b2}으로 표현된다.
부호화된 패턴이 새로운 패리티 제약조건을 만족하는 지에 대한 검증
도 4 및 도 5는 모든 기초가 되는 3-비트 및 4-비트 그레이-코드 트랙 주소 패턴에 대해 동작 부호화된 트랙 주소 패턴(ET)을 예시하는 반면에, 새로운 "패리티" 제약조건도 임의의 길이 n에 대한 부호화된 트랙 주소 패턴에 적용된다. 이제 상기 수학식 4를 사용하여 부호화된 임의의 그레이-코드 패턴이 임의의 n-비트 길이의 그레이-코드 패턴에 대한 새로운 "패리티" 제약조건을 만족하는 수학적 귀납법에 의해 검증된다.
자기 디스크 매체상의 트랙에 대해 임의의 n-비트 길이 그레이-코드 패턴(GT)는 상기 수학식 3으로 정의된다고 하자. 상기 수학식 4를 사용하여, "n"의 홀수 값에 대한 부호화된 그레이-코드 트랙 주소 패턴은
[수학식 5]
ET= {b2, b4, b6,..., bn-1,X, bn, bn-2,..., b1}
과 같다.
만일 부호화 방법이 n-비트 길이의 그레이-코드 패턴에 적용된다면, "n"은 임의의 수이므로 (n+1)-비트 길이의 그레이-코드 패턴에 적용된다. 길이 "n"인 그레이-코드 패턴의 리스트는 "A"로 나타내고, 길이 "(n+1)"인 그레이-코드 패턴의 리스트는 "C"로 나타낸다. 리스트 "C"는 다음 프로시저를 이용하여 형성된다.
1. "A"의 모든 멤버를 리스팅한다. 집합 "A"는 L = 2n멤버를 포함한다.
A = {A1,A2,A3,..., AL}
2. "A"의 아래에, 역순서로 "A"의 멤버를 포함하는 리스트 "B"를 형성한다.
B = {AL,AL-1,AL-2,..., A1}
3. "A"의 모든 멤버 이전에 "0"을 놓는다.
4. "B"의 모든 멤버 이전에 "1"을 놓는다.
이제, 리스트 "D"는 리스트 "D"의 모든 멤버가 홀수 패리티가 되도록 "A"에 대한 부호화된 주소 패턴의 리스트를 나타내는 것이라 하자. 리스트 "E"는 리스트 "E"의 모든 멤버가 짝수 패리티가 되도록 "B"에 대한 부호화된 주소 패턴의 리스트를 나타내는 것이라 하자. 이제 리스트"F"를 다음과 같이 구성한다.
1. 리스트 "D"의 모든 멤버를 리스팅한다.
D = {D1,D2,D3,..., DL}
2. 리스트 "D"의 아래에, 리스트 "E"의 모든 멤버를 리스팅한다.
E = {E1,E2,E3,..., EL}
3. 리스트 "D"의 모든 멤버 이전에 "0"을 놓는다. 이 리스트를 "G"라 한다.
4. 리스트 "E"의 모든 멤버 이전에 "1"을 놓는다. 이 리스트를 "H"라 한다.
그러면, 리스트 "F" 는 리스트 "G" 아래에 기록된 리스트 "H"와 함께 리스트 "G" 및 리스트 "H"로 이루어진다. 리스트 "F" 로부터, 리스트 "G"의 모든 멤버는 홀수 패리티 온 "1"을 가지며 리스트 "H"의 모든 멤버는 홀수 패리티를 갖는다. 그러므로, "F"의 모든 멤버는 홀수 패리티 온 "1"을 가진다. 리스트 "G" 및 리스트 "H"도 상기한 "패리티" 조건을 만족하며 여기서; 만일 두 인접 트랙의 부호화된 주소 패턴(코드워드)의 동일 비트 셀 위치에 "1"이 발생한다면, 이 위치가 부호화된 주소 패턴(코드워드) 모두에 동일할 때까지 패리티 온 "1" 이다. 리스트 "F"의 멤버는 또한 "패리티" 조건을 만족한다. 그러나, 리스트 "G" 및 "H"는 개별적으로 제약조건을 만족시키므로, 제약조건이 "G" 및 "H"의 경계에서 만족되는 것만을 증명할 필요가 있을 뿐이다.
"n"의 임의의 값에 대해, 맨처음 그레이-코드 패턴은 {000...0}이고 맨 마지막 그레이-코드 패턴은 {100...0}이다. 상기 수학식 4를 이용하여 "G" 및 "H"의 경계에서 다음 상황이 "F"에서 발생한다.
G의 맨 마지막 멤버 : 0 000... (0) 000... 1
H의 맨 처음 멤버 : 1 000... (1) 000... 1
H의 맨 마지막 멤버 : 1 000... (0) 000... 0
G의 맨 처음 멤버 : 0 000... (1) 000... 0
괄호( )내의 비트는 패리티 비트, X를 나타낸다. 따라서, 리스트 "G" 및 "H"의 경계에서 멤버가 "패리티" 조건을 만족하는 것은 명백하며, 따라서 리스트 "F"의 모든 멤버는 "패리티" 제약 조건을 만족한다. 마지막으로, "n"의 홀수 값에 대한 검증을 결론짓기 위해, 리스트 "C"에 대해 부호화 알고리즘을 적용하므로써 형성된 리스트는 리스트 " F"임이 비교적 용이하게 검증될 수 있다.
이제, "n"의 짝수 값에 대해, 상기 수학식 4는 다음과 같은 부호화된 그레이-코드 트랙 주소 패턴을 산출한다.
[수학식 6]
ET= {b1, b3, b5,..., bn-1,X, bn, bn-2,..., b2}
과 같다.
상기한 바와 같이, 만일 부호화 방법이 n-비트 길이의 그레이-코드 패턴에 적용된다면, "n"은 임의의 수이므로 (n+1)-비트 길이의 그레이-코드 패턴에 적용된다. 길이 "n"인 그레이-코드 패턴의 리스트는 "A"로 나타내고, 길이 "(n+1)"인 그레이-코드 패턴의 리스트는 "C"로 나타낸다.
리스트 "C"는 상기한 바와 유사한 프로시저를 이용하여 형성되지만, 전체적으로 완벽을 위해 다음과 같이 반복된다.
1. "A"의 모든 멤버를 리스팅한다. 집합 "A"는 L = 2n멤버를 포함한다.
A = {A1,A2,A3,..., AL}
2. "A"의 아래에, 역순서로 "A"의 멤버를 포함하는 리스트 "B"를 형성한다.
B = {AL,AL-1,AL-2,..., A1}
3. "A"의 모든 멤버 이전에 "0"을 놓는다.
4. "B"의 모든 멤버 이전에 "1"을 놓는다.
이제, 리스트 "D"는 리스트 "D"의 모든 멤버가 홀수 패리티가 되도록 "A"에 대한 부호화된 주소 패턴의 리스트를 나타내는 것이라 하자. 리스트 "E"는 리스트 "E"의 모든 멤버가 짝수 패리티가 되도록 "B"에 대한 부호화된 주소 패턴의 리스트를 나타내는 것이라 하자. 이제 리스트"F"를 다음과 같이 구성한다.
1. 리스트 "D"의 모든 멤버를 리스팅한다.
D = {D1,D2,D3,..., DL}
2. 리스트 "D"의 아래에, 리스트 "E"의 모든 멤버를 리스팅한다.
E = {E1,E2,E3,..., EL}
3. 리스트 "D"의 모든 멤버 이전에 "0"을 놓는다. 이 리스트를 "G"라 한다.
4. 리스트 "E"의 모든 멤버 이전에 "1"을 놓는다. 이 리스트를 "H"라 한다.
그러면, 리스트 "F"는 리스트 "G" 아래에 기록된 리스트 "H"와 함께 리스트 "G" 및 리스트 "H"로 이루어진다. 리스트 "F"로부터, 리스트 "G"의 모든 멤버는 홀수 패리티 온 "1"을 가지며 리스트 "H"의 모든 멤버는 홀수 패리티를 갖는다.그러므로, "F"의 모든 멤버는 홀수 패리티 온 "1"을 가진다. 리스트 "G" 및 리스트 "H"도 상기한 "패리티" 조건을 만족하며 여기서; 만일 두 인접 트랙의 부호화된 주소 패턴(코드워드)의 동일 비트 셀 위치에 "1"이 발생한다면, 이 위치가 부호화된 주소 패턴(코드워드) 모두에 동일할 때 까지 패리티 온 "1" 이다. 리스트 "F"의 멤버는 또한 "패리티" 조건을 만족한다. 그러나, 리스트 "G" 및 "H"는 개별적으로 제약조건을 만족시키므로, 제약조건이 "G" 및 "H"의 경계에서 만족되는 것만을 증명할 필요가 있을 뿐이다.
상기한 바와 같이, "n"의 임의의 값에 대해, 맨처음 그레이-코드 패턴은 {000...0}이고 맨 나중 그레이-코드 패턴은 {100...0}이다. 그러나, 상기 수학식 4를 이용하여 "G" 및 "H"의 경계에서 다음 상황이 "F"에서 발생한다.
G의 맨 마지막 멤버 : 1 000... (0) 000... 0
H의 맨 처음 멤버 : 1 000... (1) 000... 1
H의 맨 마지막 멤버 : 0 000... (0) 000... 1
G의 맨 처음 멤버 : 0 000... (1) 000... 0
또다시, 괄호( )내의 비트는 패리티 비트, X를 나타낸다. 따라서, 리스트 "G" 및 "H"의 경계에서 멤버가 "패리티" 조건을 만족하는 것은 명백하며, 따라서 리스트 "F"의 모든 멤버는 "패리티" 제약 조건을 만족한다. 마지막으로, "n"의 짝수 값에 대한 검증을 결론짓기 위해, 리스트 "C"에 대해 부호화 알고리즘을 적용하므로써 형성된 리스트는 리스트 " F"임이 비교적 용이하게 검증될 수 있다.
또다른 새로운 부호화 알고리즘
본 발명에 따라, 그리고 그레이-코드 트랙 주소에 대한 새로운 제약조건의 만족으로, 각 트랙에 대한 동작 부호화된 주소 패턴(ET)은, 최하위 유효 비트(LSB) 및 최상위 유효 비트(MSB)의 위치 지정이 상기 수학식 4에 의거하여 선택된 비트에 대한 비트 위치와 역전되는 것을 제외하고, 상기 수학식 4와 같은 다음과 같은 부호화 알고리즘을 사용하여 결정된다. 이 새로운 부호화 알고리즘은
[수학식 7]
ET= {...,bn-4, bn-2,bn,,X, bn-1, bn-3, bn-5,...}
와 같이 표현되고, 여기서 X는 패리티 비트이다. 또다시, 결정은 ET가 각 트랙에 대한 X 값을 결정하는 선택과 짝수 또는 홀수 패리티를 가져야 한다. 다시 말하면, 만일 패리티가 홀수가 되는 것으로 결정된다면, 패리티 비트 X는 각 트랙 주소가 홀수 패리티를 갖는 것을 보장하도록 각 트랙 주소에 대해 "1" 또는 "0"이도록 미리 결정된다. 만일 패리티가 짝수가 되는 것으로 결정된다면, 패리티 비트 X는 각 트랙 주소가 짝수 패리티를 갖는 것을 보장하도록 각 트랙 주소에 대해 "1" 또는 "0"이도록 미리 결정된다. 이 패리티 비트의 위치는 좌측으로부터 계수하여, "n"이 트랙 주소 패턴의 비트의 수인 경우에, (n+1)/2 보다 크거나 동일한 정수에 의해 표현되는 비트 위치에 있어야 하고 여기서, n은 트랙 주소 패턴의 비트의 갯수이다. 상기 수학식 4와 함께, 그레이-코드 트랙 주소 패턴에 대한 규칙은; 이웃 코드워드는 정확히 두 비트 위치에서 상이해야 하며, 이웃 코드워드에서 상이한 두 비트중의 하나의 비트는 패리티 비트 위치이도록 새로운 동작 코드를 형성하도록수정된다.
각각의 트랙 주소 패턴에 대해 패리티 비트가 결정된 후, 동작 부호화된 트랙 주소 패턴(ET)은 패리티 비트 X로 시작하므로써 구성된다. 부호화된 트랙 주소 패턴(ET)의 길이는 그 후 다음과 같은 두 단계를 사용하여 증가된다. 먼저, bn 부터 시작하여 GT의 다른 모든 비트는 X의 우측에 배치된다. 둘째, bn-1 부터 시작하여 기타 모든 비트는 X의 좌측에 배치된다.
도 6은 GT= {b1, b2, b3}인 경우에 도 4의 3-비트 그레이-코드 트랙 주소 패턴에 대한 부호화된 트랙 주소 패턴(ET)을 나타낸다. 상기 수학식 6을 사용하여, 부호화된 트랙 주소 패턴(ET)은 ET= {b1,b3,X,b2}으로 표현된다.
도 7은 GT= {b1, b2, b3, b4}인 경우에 4-비트 그레이-코드 트랙 주소 패턴에 대한 부호화된 트랙 주소 패턴(ET)을 나타낸다. 상기 수학식 6을 사용하여, 부호화된 트랙 주소 패턴(ET)은 ET= {b2, b4, X, b3, b1}으로 표현된다.
도 6 및 도 7은 모든 3-비트 및 4-비트 그레이-코드 트랙 주소 패턴에 대해 동작 부호화된 트랙 주소 패턴(ET)을 예시하는 반면에, 새로운 "패리티" 제약조건도 임의의 길이 n에 대한 부호화된 트랙 주소 패턴에 적용된다. 이러한 명제에 대한 증명이 본 명세서에 포함되어 있지 않지만, 상기 수학식 4에 대해 수행된 것과 마찬가지로 수학적 귀납법을 이용하여 결정될 수 있다.
트랙 주소 패턴 복호화
동작 코드 비트 시퀀스 주소 패턴을 역 판독하는 시점에서, 패리티 비트 위치에 대한 임계 검출기에 의해 행해진 결정은 무시된다. 그 보단, 임계 검출기의 결정은 잔존 비트 셀에서만 고려된다. 이러한 접근방법으로, 헤드가 두 개의 인접 트랙(T1및 T2)사이에 위치될 때, 잡음이 없는 경우엔, 검출기는 헤드가 다른 곳이 아닌 T1또는 T2에 있음을 지시한다.
부호화 및 복호화 알고리즘을 사용할 수 있게 구현하기 위한 부호화 및 복호화 회로는 본 명세서에 설명되진 않았지만 당업자에게 공지된 2진 및 회로 원리를 이용하여 용이하게 구성된다.
본 발명이 바람직한 실시예를 참조하여 설명되었을 지라도, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경이 본 발명의 형태 및 상세 사항에 대해 행해질 수 있음을 인식할 것이다.

Claims (11)

  1. 저장 매체상의 트랙 주소 식별을 나타내기 위하여 저장 매체의 일부 트랙에 내재된 트랙 주소 패턴으로서,
    상기 내재된 트랙 주소 패턴은 하나의 패리티 비트(X)를 포함하도록 상기 트랙 주소 식별의 그레이-코드 표현으로부터 재코드화되고, 상기 패리티 비트는 상기 트랙 주소 패턴의 내부에 위치하며 인접 트랙의 상기 내재된 트랙 주소 패턴을 위해 선택된 패리티를 유지하도록 선택되며, 상기 그레이-코드 표현은 상기 그레이-코드 표현의 짝수번째 비트들이 상기 패리티 비트의 일측에 위치하고 상기 그레이-코드 표현의 홀수번째 비트들이 상기 패리티 비트의 타측에 위치하도록 교차적 방방식으로 상기 트랙 주소 패턴내에 배치되는 것을 특징으로 하는 트랙 주소 패턴.
  2. 제 1 항에 있어서,
    m번째 트랙 주소 식별의 트랙 주소 패턴은 정확히 두 비트 위치에서 (m-1)번째 트랙 주소 식별의 트랙 주소 패턴과 상이하고, 또한 m번째 트랙 주소 식별의 트랙 주소 패턴은 정확히 두 비트 위치에서 (m+1)번째 트랙 주소 식별의 트랙 주소 패턴과 상이한 것을 특징으로 하는 트랙 주소 패턴.
  3. 제 1 항에 있어서,
    상기 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}로 표기되고, 상기 트랙에 대한 대응 트랙 주소 패턴(ET)은 ET= {...bn-5bn-3bn-1Xbnbn-2bn-4...}로 표기되며, 여기서 X는 패리티 비트인 것을 특징으로 하는 트랙 주소 패턴.
  4. 제 1 항에 있어서,
    상기 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}로 표기되고, 상기 트랙에 대한 대응 트랙 주소 패턴(ET)은 ET= {...bn-4bn-2bnXbn-1bn-3bn-5...}로 표기되며, 여기서 X는 패리티 비트인 것을 특징으로 하는 트랙 주소 패턴.
  5. 제 1 항에 있어서,
    두 개의 상기 인접 트랙 주소 패턴의 동일 비트 위치에 "1"이 발생할 때, 상기 동일 비트 위치까지의 패리티 업은 m번째 및 (m-1)번째 트랙 주소 패턴과 m번째 및 (m+1)번째 트랙 주소 패턴 모두에 대해 동일한 제약조건을 더 포함하는 것을 특징으로 하는 트랙 주소 패턴.
  6. 제 5 항에 있어서,
    상기 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}로 표기되고, 상기 트랙에 대한 대응 트랙 주소 패턴(ET)은 ET= {...bn-5bn-3bn-1Xbnbn-2bn-4...}로 표기되며, 여기서 X는 패리티 비트인 것을 특징으로 하는 트랙 주소 패턴.
  7. 제 5 항에 있어서,
    상기 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}로 표기되고, 상기 트랙에 대한 대응 트랙 주소 패턴(ET)은 ET= {...bn-4bn-2bnXbn-1bn-3bn-5...}로 표기되며, 여기서 X는 패리티 비트인 것을 특징으로 하는 트랙 주소 패턴.
  8. 제 1 항에 있어서,
    상기 트랙 주소 식별은 2진 비트 길이 "n"을 가지고, 상기 트랙 주소 패턴은 2진 비트 길이 "n+1"을 가지며, 인접 트랙 주소 패턴들은 정확히 두 개의 2진 비트 위치에서 서로 상이한 것을 특징으로 하는 트랙 주소 패턴.
  9. 제 8 항에 있어서,
    상기 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}로 표기되고, 상기 트랙에 대한 대응 트랙 주소 패턴(ET)은 ET= {...bn-5bn-3bn-1Xbnbn-2bn-4...}로 표기되며, 여기서 X는 패리티 비트인 것을 특징으로 하는 트랙 주소 패턴.
  10. 제 8 항에 있어서,
    상기 트랙 주소 식별의 그레이-코드 표현(GT)은 GT= {b1b2b3...bn}로 표기되고, 상기 트랙에 대한 대응 트랙 주소 패턴(ET)은 ET= {...bn-4bn-2bnXbn-1bn-3bn-5...}로 표기되며, 여기서 X는 패리티 비트인 것을 특징으로 하는 트랙 주소 패턴.
  11. 제 10 항에 있어서,
    상기 트랙 주소 패턴은, 다음의 제약조건, 즉
    i) 모든 트랙 주소 패턴이 동일 패리티를 가지며;
    ii) 인접 트랙 주소 패턴이 정확히 두 비트 위치에서 서로 상이하며;
    iii) 상기 인접 트랙 주소 패턴이 서로 상이한 위치들 중 하나의 위치는 패리티 비트 위치이며; 및
    iv) 상기 인접 트랙 주소 패턴의 동일 비트 위치에서 "1"이 발생할 때, 동일 비트 위치까지의 패리티가 트랙 주소 패턴들 모두에서 동일한 것을 만족하는 것을 특징으로 하는 트랙 주소 패턴.
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