KR100399696B1

KR100399696B1 - 메모리 셀의 판독 속도를 빠르게 할 수 있는 반도체메모리 장치

Info

Publication number: KR100399696B1
Application number: KR10-2000-0052243A
Authority: KR
Inventors: 히라따마사요시
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-09-06
Filing date: 2000-09-05
Publication date: 2003-09-29
Also published as: TW476964B; CN1197091C; EP1081710A1; CN1287363A; US6327185B1; JP3559732B2; KR20010070048A; JP2001076497A

Abstract

반도체 메모리 장치가 전류 검출 회로, 입력 신호 생성 회로, 기준 전류 검출 회로, 기준 입력 신호 생성 회로 및 차동 증폭 회로를 포함한다.

전류 검출 회로는 메모리 셀에 흐르는 전류를 검출하여 전류 검출 회로의 출력부에서 검출 신호를 출력한다. 입력 신호 생성 회로는 검출 신호를 증폭하여 얻어진 제1 차동 입력 신호를 생성하여 입력 신호 생성 회로의 출력단자에서 출력한다. 기준 전류 검출 회로는 기준 셀에 흐르는 전류를 검출하여 기준 전류 검출 회로의 출력단자에서 기준 검출 신호를 출력한다. 기준 입력 신호 생성 회로는 기준 검출 신호를 증폭하여 얻어진 제2 차동 입력 신호를 생성하여 기준 입력 신호 생성 회로의 출력단자에서 출력한다. 차동 증폭기 회로는 제1 및 제2 차동 입력 신호 사이의 전압차를 검출한다.

Description

메모리 셀의 판독 속도를 빠르게 할 수 있는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS WHICH CAN MAKE READ SPEED OF MEMORY CELL FASTER}

본 발명은 메모리 셀의 판독 속도를 빠르게 할 수 있는 반도체 메모리 장치관한 것이다. 특히, 본 발명은 메모리 셀 전압의 온/오프 판단시 메모리 셀에 흐르는 전류의 검출을 위하여 차동 증폭 회로와 전류 검출기에 입력 신호를 생성하는 입력 신호 생성기를 갖는 센스 증폭기를 사용함으로써 메모리 셀의 판독 속도를 빠르게 할 수 있는 반도체 메모리 장치에 관한 것이다.

종래의 센스 증폭기에서, 주 메모리 셀을 판독하는 회로는 주 메모리 셀이 접속된 전류 검출기의 출력부가 차동 증폭 회로의 입력 단자에 접속되고 기준 셀이 접속된 기준 전류 검출기의 출력부가 차동 증폭 회로의 다른 입력 단자에 접속되도록 설계된다.

도 1 및 도 2에 나타낸 바와 같이 종래의 판독 회로에서, 주 메모리 셀(Mi (i=1, 2, …, n))에 접속된 주 메모리 셀 전류 검출기의 출력 신호(VSi(i=1, 2, …, n))는 차동 증폭 회로의 한 입력 단자에 입력되고, 기준 셀에 접속된 기준 전류 검출기의 출력 신호(VR)는 차동 증폭 회로의 다른 입력 단자에 입력된다.

전류 검출기에서, 주 메모리 셀과 기준셀에 흐르는 미세 전류를 검출하기 위하여, 레지스터(Ri(i=1, 2, …, n), RR1 및 RR2)의 저항을 크게하여 판독 동작이 이루어질 때 차동 증폭 회로에 입력된 차동 입력 신호의 마진을 얻는다.

따라서, 차동 증폭 회로의 입력 신호선에 존재하는 기생 정전 용량(Ci(i=1, 2, …, n) 및 CR)은 크게 보인다. 그러므로, 신호(VSi(i=1, 2, …, n)와 VR)까지의 시간 단축의 한계는 각각 바람직한 전압에 도달한다. 게다가, 기생 정전 용량(CR)은 도 2에 나타낸 바와 같이 기생 정전 용량(Ci) 보다 크기 때문에, 기준 전압(VRR)의 실제 상승은 이상적인 기준 전압(VRI(온 셀 전압(VSON) 및 오프 셀 전압(VSOF)의 대략적인 평균과 유사함))의 상승 보다 느려진다. 그러므로, 기준 전압(VRR)이 온 셀 전압(VSON)을 초과하는 데 걸리는 시간(t2)은 온 셀 신호의 판독 속도를 느리게 함으로써 길어진다.

판독 회로를 갖는 종래의 반도체 메모리 장치는 온 셀 신호의 판독 속도에 한계를 가진다. 따라서, 반도체 메모리 장치 자체의 성능을 향상시키는데 한계가 있다. 전술된 바를 고려할 때, 이 이유는 다음과 같다. 즉, 전류 검출기의 출력부가 차동 증폭 회로의 입력 단자에 직접 접속되기 때문에, 입력 단자에 인가된 검출 신호의 상승 성능을 향상시키기는 어렵다. 그러므로, 온 셀 신호의 판독 속도를 향상시키는데 한계가 있다.

그러므로, 본 발명의 목적은 이러한 상승 성능을 향상시키는 반도체 메모리 장치를 제공하는 것이다.

그런데, 일본 특허 공개(제 8-147991호)에서 다음의 반도체 메모리 장치를 공개하고 있다. 이는 제1 전원 전압 및 그의 출력 노드 사이에 탑재되고 상대적으로 작은 컨덕턴스를 갖는 각각 제 1 MOSFET의 제1 도전형을 포함하는 제1 및 제2 전류 센스 회로; 비반전 및 반전 입력 노드는 제1 및 제2 전류 센스 회로의 각 출력 노드에 결합되고 선택적으로 제1 내부 제어 신호에 따라서 활성화 되는 차동 증폭 회로; 및 제1 및 제2 전류 센스 회로를 구성하는 제1 MOSFET에 각각이 병렬로 탑재된 제1 도전형의 제2 및 제3 MOSFET를 포함하고 상대적으로 큰 컨덕턴스를 가지고 차동 증폭 회로가 활성화되기 직전에 일시적으로 턴온되는 센스 증폭기를 제공한다.

일본 공개 특허(제 7-334998)는 다음의 반도체 메모리 장치를 공개하고 있다. 반도체 메모리 장치에서 데이터를 저장하는 메모리 장치 어레이; 이 메모리 장치 어레이에서 데이터를 선택하는 어드레스를 캡처링하는 어드레스 버퍼; 및 메모리 장치 어레이의 선택 비트 선 상의 데이터를 판독하는 데이터 센스 회로를 제공한다. 데이터 센스 회로는 입력 단자가 선택 비트선에 공통으로 접속되어 시간 분배 동작을 수행하는 복수개의 시스템 내의 클럭 동기화 센스 증폭기; 및 이들 센스 증폭기에 의해 저장된 데이터를 선택적으로 출력하는 셀렉터를 갖는다. 각 클럭 동기화 센스 증폭기는 동기화 클럭의 제어 하에서 선택 비트선에 선택적으로 접속된 프리 센스(pre-sensing) 회로; 및 동기화 클럭의 제어 하에서 프리 센스 회로로부터 클럭을 캡처링 및 래칭하는 주 센스 회로를 갖는다.

일본 공개 특허(제 8-96582호)에 다음 반도체 메모리 장치를 공개하고 있다. 이는 비트선의 전위로부터 비트선에 접속된 메모리 셀의 전위를 검출하는 반도체 메모리 장치이고, 이는 비트선에 메모리 셀을 미리 충전시키기 위하여 소정의 전위를 인가하는 인가부; 인가된 전위에 기초한 검출 신호를 받고 반도체 메모리 장치의 출력으로서 그 반전 신호를 출력하는 출력부; 및 반전 신호에 따라서 메모리 셀을 미리 충전하기 위하여 전위를 제어하는 제어부를 제공한다.

일본 공개 특허(제 6-325577호)는 다음의 반도체 메모리 장치를 공개하고 있다. 즉, 이는 제1 및 제 2 비트선; 제1 및 제2 데이터 입출력부가 각각 제1 및 제2 비트선에 접속되고 판독 동작이 실행될 때 선택되면 저장된 데이터에 따라서 제1 및 제2 데이터 입출력부에서 전류가 흐르도록 설계된 복수개의 메모리 셀을 구성하는 복수개의 컬럼; 복수개의 컬럼에 각각 대응하여 탑재되고, 각각 제1 단부는 제1 및 제2 비트선에 접속되고, 컬럼 선택 신호에 따라 턴 온 및 오프되도록 제어되는 제1 및 제2 접속 스위치 장치; 복수개의 컬럼에 대응하여 탑재되고, 제1 및 제2 접속 스위치 장치의 제2 단부에 각각 접속된 제1 및 제2 공통 데이터선; 및 판독 동작이 실행될 때 제1 및 제2 공통 데이터선에 흐르는 전류를 검출하고, 따라서 선택된 메모리 셀에 의해 저장된 데이터를 검출하는 센스 증폭기를 제공한다. 판독 동작이 수행될 때 제1 공통 데이터선의 전압이 데이터 검출을 위하여 제1 공통 데이터선의 전압은 제2 공통 데이터선 상의 전압 검출 지점에서의 전압에 상관시키고, 데이터 검출을 위하여 제2 공통 데이터선의 전압은 제1 공통 데이터선 상의 전압 검출 지점에서의 전압에 상관시키도록 센스 증폭기는 설계된다.

일본 공개 특허(제 5-266675호)에서 다음의 반도체 메모리 장치를 공개하고 있다. 메모리 셀, 1쌍의 비트선, 비트 셀랙터, 1쌍의 공통 데이터선, 기록부 및 센스 증폭기를 갖는 반도체 메모리 장치에서, 판독부는 각각 로딩부를 통해 제2 전원에 접속된 콜렉터 및 1쌍의 공통 데이터선에 접속된 이미터를 갖고 판독 신호에 대응하여 구동되는 1쌍의 트랜지스터, 및 1쌍의 트랜지스터의 콜렉터에 각각의 입력을 접속하고 입력된 서로의 전위 사이의 차를 검출하는 차동 증폭기를 제공한다.

본 발명은 전술된 문제의 관점을 달성한다. 그러므로, 본 발명의 목적은 메모리 셀의 판독 속도를 빠르게 할 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 관점을 달성하기 위하여, 반도체 메모리 장치는, 메모리 셀에 흐르는 전류를 검출하여 검출 신호를 출력부에서 출력하는 전류 검출 회로; 상기 검출 신호를 증폭하여 생성된 제1 차동 입력 신호를 출력부에서 출력하는 입력 신호 생성 회로; 기준 셀에 흐르는 전류를 검출하여 기준 검출 신호를 출력부에서 출력하는 기준 전류 검출 회로; 상기 기준 검출 신호를 증폭하여 생성된 제2 차동 입력 신호를 출력부에서 출력하는 기준 입력 신호 생성 회로; 및 상기 제1 차동 입력 신호와 상기 제2 차동 입력 신호와의 전압차를 검출하는 차동 증폭 회로를 포함한다.

이 경우, 상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로는 고전류 공급 성능을 가진다.

또한 이 경우, 상기 입력 신호 생성 회로는 상기 검출 신호를 상기 검출 신호 보다 더 높은 상승 성능을 갖는 상기 제1 차동 입력 신호로 변환하고, 상기 기준 입력 신호 생성 회로는 상기 기준 검출 신호를 상기 기준 검출 신호 보다 더 높은 상승 성능을 갖는 상기 제2 차동 입력 신호로 변환한다.

본 발명의 다른 관점을 달성하기 위하여, 반도체 메모리 장치는 N(N은 1과 같거나 큰 정수)개의 복수개의 제1 차동 입력 신호 생성 회로-상기 복수개의 제1 차동 입력 신호 생성 회로 각각은 상기 메모리 셀, 상기 전류 검출 회로, 및 상기 입력 신호 생성 회로를 포함함-; 및 상기 N개의 복수개의 상기 차동 증폭 회로를 더 포함하고, 상기 복수개의 차동 증폭 회로의 1개의 입력부는 복수개의 상기 입력 신호 생성 회로에서 출력된 복수개의 상기 제1 차동 입력 신호를 입력하고, 상기 복수개의 차동 증폭 회로의 다른 입력부는 상기 제2 차동 입력 신호를 입력하고, 상기 반도체 메모리 장치는 상기 N개 채널의 센스 증폭기이다.

게다가 이 경우, 입력 신호 생성 회로는 제1 전극은 제1 전원에 접속되고, 제2 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속되고, 제어 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제1 트랜지스터, 및 제1 전극은 제2 전원에 접속되고, 제2 및 제어 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 상기 제2 전극은 상기 제2 트랜지스터의 제2 전극에 접속된다.

이 경우, 상기 제1 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제2 트랜지스터는 N 채널 인핸스먼트 트랜지스터이다.

또한 이 경우, 상기 기준 입력 신호 생성 회로는, 제1 전극은 제3 전원과 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제3 트랜지스터; 및 제1 전극은 제4 전원에 접속되고 제2 및 제어 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속된 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 상기 제2 전극은 제4 트랜지스터의 상기 제2 전극에 접속된다.

게다가 이 경우, 상기 제3 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제4 트랜지스터는 N 채널 인핸스먼트 트랜지스터이다.

이 경우, 상기 입력 신호 생성 회로는, 제1 전극은 제5 전원에 접속되고 제2 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제5 트랜지스터; 및 제1 전극은 제6 전원에 접속되고 제2 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터의 상기 제2 전극은 상기 제6 트랜지스터의 상기 제2 전극에 접속된다.

또한 이 경우, 상기 제5 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제6 트랜지스터는 N 채널 인핸스먼트 트랜지스터이다.

게다가 이 경우, 상기 기준 입력 신호 생성 회로는, 제1 전극은 제7 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제7 트랜지스터; 및제1 전극은 제8 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제 8 트랜지스터를 포함하고, 상기 제7 트랜지스터의 상기 제2 전극은 제8 트랜지스터의 상기 제2 전극에 접속된다.

이 경우, 상기 제7 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제8 트랜지스터는 N 채널 인핸스먼트 트랜지스터이다.

또한 이 경우, 상기 반도체 메모리 장치는 플래시 메모리에 적용된다.

게다가 이 경우, 상기 전류 검출 회로는, 일단부는 제9 전원에 접속되고 다른 단부는 상기 전류 검출 회로의 상기 출력부에 접속된 제1 레지스터; 제1 전극은 상기 메모리 셀에 접속된 제1 노드에 접속되고 제2 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제9 트랜지스터; 및 상기 제1 노드의 전압을 입력하여 상기 제9 트랜지스터의 상기 제어 전극으로 출력하는 제1 인버터를 포함한다.

이 경우, 상기 제9 트랜지스터는 N 채널 인핸스먼트 트랜지스터이다.

또한 이 경우, 상기 기준 전류 검출 회로는, 병렬로 제공되며, 일단부들은 제10 전원에 접속되고 다른 단부들은 상기 기준 전류 검출 회로의 상기 출력부에 접속된, 제2 및 제3 레지스터; 제1 전극은 상기 기준 셀에 접속된 제2 노드에 접속되고 제2 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제10 트랜지스터; 및 상기 제2 노드의 전압을 입력하여 상기 제10 트랜지스터의 상기 제어 전극으로 출력하는 제2 인버터를 포함한다.

게다가 이 경우, 상기 제10 트랜지스터는 N 채널 인핸스먼트 트랜지스터이다.

이 경우에, 상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로는 상기 전압차의 소정의 센스 마진이 고속으로 생성되도록 상기 제1 및 제2 차동 입력 신호를 생성한다.

또한 이 경우에, 상기 차동 증폭 회로는 상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로에서 기생 정전 용량을 갖는 입력 신호선을 통해 상기 제1 및 제2 차동 입력 신호를 입력하고, 상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로는 상기 제1 및 제2 차동 입력 신호가 상기 기생 정전 용량을 충전하는 동안 고속으로 소정 전압에 도달하도록 고 전류 공급 성능을 가진다.

게다가 이 경우에, 상기 기준 입력 신호 생성 회로는, 제1 전극은 제3 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제3 트랜지스터; 및 제1 전극은 제4 전원에 접속되고 제2 및 제어 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속된 제4 트랜지스터를 포함하며, 상기 제3 트랜지스터의 상기 제2 전극은 상기 제4 트랜지스터의 상기 제2 전극에 접속된다.

본 발명에 따른 반도체 메모리 장치에서는, 전류 검출기의 출력 신호로부터 차동 증폭 회로의 입력 신호를 생성하는 입력 신호 생성 회로가 센스 증폭기에 추가되어, 상기 기준 셀 또는 주 메모리 셀의 전류 검출기의 출력부가 차동 증폭 회로의 입력부에 직접 접속되지 않는다. 따라서, 전류 검출기에 관하여 전류 검출의 성능을 향상시키고 입력 신호 생성기에 관하여 전류 공급 성능의 향상을 고려하는 것만으로 센스 증폭기에 대한 설계 최적화를 달성할 수 있다. 특히, 전류 공급 성능을 향상시킴으로써, 차동 증폭 회로의 입력부에 인가된 입력 신호의 전압이 소정 레벨에 도달하는데 필요한 시간을 감소시킬 수 있기 때문에, 메모리 셀의 판독 속도를 빠르게 할 수 있다.

전술된 구성은 입력 신호 생성기(21) 및 기준 입력 신호 생성기(2R)가 전류 검출기(11, 1R)의 검출 신호(VS1, VR)를 상승 성능이 양호한 제1 차동 입력 신호(VSE1) 및 제2 차동 입력 신호(VRE)로 바꾸게 한다. 따라서, 상기 차동 증폭 회로에서 출력 신호의 성능은 종래의 센스 증폭기에 비해 향상된다.

본 발명에 따른 반도체 메모리 장치는 또한 전원 단자는 소스에 접속되고, 입력 신호 생성기(2i(i=1,2,…,n))의 출력 단자는 드레인에 접속되고, 전류 검출기(1i(i=1,2,…,n))의 출력 단자는 게이트에 접속된 P형 인핸스먼트 트랜지스터(TPAi(i=1,2,…,n))와, 접지 전원 단자는 소스에 접속되고, 입력 신호 생성 회로(2i)의 출력 단자는 드레인과 게이트에 접속된 N형 인핸스먼트 트랜지스터(TNAi(i=1,2,…, n))는 각각 드레인을 통해 서로 접속되도록 설계된 회로를 입력 신호 생성기(2i)로서 사용하고, 전원 단자는 소스에 접속되고, 기준 입력 신호 생성 회로(2R)의 출력 단자는 드레인에 접속되고, 기준 전류 발생기(1R)의 출력 단자는 게이트에 접속된 P형 인핸스먼트 트랜지스터(TPAi)와, 접지 전원 단자는 소스에 접속되고, 기준 입력 신호 생성기(2R)의 출력 단자는 드레인에 접속되고, 기준 전류 검출기(1R)의 출력 단자는 게이트에 접속된 P형 인핸스먼트 트랜지스터(TRAi)와, 접지 전원 단자는 소스에 접속되고, 기준 입력 신호 생성기(2R)의 출력 단자는 드레인과 게이트에 접속된 N형 인핸스먼트 트랜지스터(TNAR)는 각각 드레인을 통해 서로 접속되도록 설계된 회로를 기준 입력 신호 생성기(2R)로서 사용한다. 그러므로, 이는 메모리 셀의 판독 속도를 빠르게 할 수 있다.

본 발명에 따른 반도체 메모리 장치는 또 전원 단자는 소스에 접속되고, 입력 신호 생성기(2i(i=1,2 …, n))의 출력 단자는 드레인에 접속되고, 전류 검출기(1i(i=1,2 …, n))의 출력 단자는 게이트에 접속된 P형 인핸스먼트 트랜지스터(TPAi)와, 접지 전원 단자는 소스에 접속되고, 입력 신호 생성 회로(2i)의 출력 단자는 드레인에 접속되고, 전류 검출기(1i)의 출력 단자는 게이트에 접속된 N형 인핸스먼트 트랜지스터(TNAi)의 각 드레인을 통하여 서로 접속되도록 설계된 회로를 입력 신호 생성기(2i)로서 사용하고, 전원 공급 전원이 소스에 접속되고, 기준 입력 신호 생성기(2R)의 출력 단자는 드레인에 접속되고, 기준 전류 검출기(1R)의 출력 단자는 게이트에 접속된 P형 인핸스먼트 트랜지스터(TPAR)와, 접지 전원 단자가 소스에 접속되고, 기준 입력 신호 생성기(2R)의 출력 단자는 드레인에 접속되고, 기준 전류 검출기(1R)는 게이트에 접속된 N형 인핸스먼트 트랜지스터(TNAi)는 각각 드레인을 통해 서로 접속되도록 설계된 회로가 기준 입력 신호 생성기(2R)로서 사용된다. 따라서, 이는 메모리 셀의 판독 속도를 빠르게 할 수 있다.

반도체 메모리 장치의 판독 회로는 센스 증폭기가 작동할 때 고속으로 바람직한 전압에서 차동 증폭 회로의 입력 전압을 충전하는 소자를 가진다. 메모리 셀에 흐르는 전류를 검출하는 전류 검출기와 차동 증폭 회로에 입력 신호를 생성하는 입력 신호 생성기로 나뉘어진다. 그리고, 전류 검출기에 의해 검출되는 신호는 고 전류 공급 성능을 갖는 입력 신호 생성기에 의해 증폭되고, 차동 증폭 회로로 출력된다. 따라서, 고속으로 바림직한 전압으로 바꾸는 것이 가능하다.

도 1은 종래 반도체 메모리 장치의 전기 회로를 도시하는 회로도.

도 2는 종래 반도체 메모리 장치의 메모리 셀의 온/오프 판단이 이루어질 때 입력 전압의 판독 시간과 전이 사이의 관계를 도시하는 그래프.

도 3은 본 발명에 따른 반도체 메모리 장치의 실시예를 도시하는 회로도.

도 4는 도 3에서 상세한 회로를 도시하는 회로도.

도 5는 차동 증폭 회로의 입력 전압의 판독 시간과 전이 사이의 관계를 도시하는 그래프.

도 6의 (a)는 전류 검출기에서 온/오프 셀의 출력값과 입력값 사이의 관계를 도시하는 그래프.

도 6의 (b)는 전류 검출기에서 온/오프 셀의 출력값과 입력값 사이의 다른 관계를 도시하는 그래프.

도 6의 (c)는 전류 겁출기에서 온/오프 셀의 출력값과 입력값 사이의 또다른 관계를 도시하는 그래프.

도 7은 본 발명에 따른 반도체 메모리 장치의 다른 실시예를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1i : 제i번째 채널의 전류 검출기

1R : 기준 전류 검출기

2i : 제i번째 채널의 입력 신호 생성기

2R : 기준 입력 신호 생성기

3i : 제i번째 채널의 제1 차동 입력 신호 생성 회로

3R : 제2 차동 입력 신호 생성 회로

Mi : 제i번째 채널의 메모리 셀

MR : 기준 셀

ISi : 제i번째 채널의 주 메모리 셀 전류값

IR : 기준 주 메모리 셀의 전류값

VSi : 제i번째 채널의 전류 검출기의 검출 신호 (전류 검출기의 출력 단자)

VR : 기준 전류 검출기의 검출 신호(기준 전류 검출기의 출력 단자)

VSEi : 제i번째 채널 입력 신호 생성기의 출력 단자 (제1 차동 입력 신호)

VRE : 기준 신호 생성기의 출력 단자 (제2 차동 입력 신호)

SENi : 제i번째 채널의 차동 증폭 회로

Di : 제i번째 채널 차동 증폭 회로

CSEi : 제i번째 채널 차동 증폭 회로 입력 단자의 기생 정전 용량

CR : 기준 차동 증폭 회로 입력 단자의 기생 정전 용량

Ri : 제i번째 채널 부하 저항

RR1 : 기준 부하 저항 1

RR2 : 기준 부하 저항 2

INVi : 제i번째 채널 인버터

INVR : 기준 인버터

본 발명의 반도체 메모리 장치의 실시예가 첨부된 도면에 관하여 아래에 자세히 설명될 것이다.

도 3에 나타낸 바와 같이, n개 채널의 센스 증폭기는 본 발명에 따른 반도체 메모리 장치 내에 탑재된다. n개 채널 센스 증폭기에서, 채널 수는 i(i=1,2 …, n)로 지정된다. n개 채널의 센스 증폭기는 n개의 제1 차동 입력 신호 생성 회로(3-i), 제2 차동 입력 신호 생성 회로(3-R), 및 n개의 차동 증폭 회로(SEN-i)를 갖는다. 각 n개 제1 차동 입력 신호 생성 회로(3-i)는 주 메모리 셀(Mi), 전류 검출기(1-i), 및 입력 신호 생성기(2-i)를 포함한다. 제2 차동 입력 신호 생성 회로(3-R)는 기준 셀(MR), 기준 전류 검출기(1R) 및 기준 입력 신호 생성기(2R)를 포함한다. 복수개의 제2 차동 입력 신호 생성 회로(3-R)를 탑재하는 것이 가능하다.

도 4에 나타낸 반도체 메모리 장치에서, 도 3에 나타낸 실시예는 플래쉬 메모리의 회로를 읽는데 적용된다. 도 4에서, 참조 번호(1-1 및 1-n)는 각각 주 메모리 셀(M1 및 Mn)에 대응하는 전류 검출기를 나타낸다. 참조 번호(1R)는 기준 셀(MR)에 해당하는 전류 검출기를 나타낸다. 참조 번호(2-1 및 2-n)는 주 메모리 셀 측면의 입력 신호 생성기를 나타낸다. 그리고, 참조 번호(2R)는 기준 셀 측면의 기준 입력 신호 생성기를 나타낸다. 제1 차동 입력 신호(VSEi)를 생성하는 제1차동 입력 신호와 제2 차동 입력 신호(VRE)를 생성하는 제2 차동 입력 신호 생성 회로(3-R(도3에 나타냄))는 셀에 흐르는 전류를 검출하는 상기 전류 검출기와 차동 증폭 회로(SEN-i)에 공급되는 입력 신호를 생성하는 상기 입력 신호 생성 회로를 포함한다.

전류 검출기(1-i, 1R)에 의해 검출되는 신호(Vsi, VR)는 각각 작은 정전 용량을 갖는 입력 신호 생성기(2-i, 2R)의 트랜지스터(TPAi, TPAR)의 각 게이트에 입력되고, 그들의 전류는 증폭된다. 입력 신호 생성기(2-i, 2R)에 의해 증폭되는 신호(VSEi, VRE)는 고전류 공급 성능을 갖는 신호이다. 신호(VSEi, VRE)는 차동 증폭 회로(SEN-i)의 입력 신호선 상에 비교적 큰 기생 정전 용량(CSEi, CR)이 충전되는 동안 고속으로 바람직한 전압에 도달한다. 따라서, 고속으로 메모리 셀에서 기대 값을 읽는 것이 가능하다.

도 4에 나타낸 바와 같이, 제1 채널의 센스 증폭기는 메모리 셀(M1)을 가진다. 메모리 셀(M1)에서 단자(VG1)는 그것의 게이트에 접속되고, 단자선(B1)은 그것의 드레인에 접속된다. 제1 채널의 센스 증폭기는 기준 셀(MR)을 가진다. 기준 셀(MR)에서, 단자(VGR)는 그것의 게이트에 접속되고, 단자선(BR)은 그것의 드레인에 접속된다. 기준 셀(MR)은 그것의 드레인에서 기준 전압을 생성할 수 있다.

단자(B1)는 전류 검출기(1-1)에 접속된다. 전류 검출기(1-1)는 주 메모리 셀(M1)이 턴온 또는 턴오프되면, 전류인 검출 신호(VS1)가 출력된다. 단자(BR)는 기준 전류 검출기(1R)에 접속된다. 기준 전류 검출기(1R)는 기준 셀(MR)이 턴온되면, 전류인 검출 신호(VR)를 출력한다.

전류 검출기(1-1)는 레지스터(R1), N형 인핸스먼트 트랜지스터(TN1), 및 인버터(INV1)를 포함한다. 레지스터(R1)에서, 일단부은 전류 공급 전원(VCC)에 접속되고 다른 단부는 출력 단자(VS1)에 접속된다. N형 인핸스먼트 트랜지스터(TN1)에서, 소스와 드레인 중 하나는 단자(B1)에 접속되고 다른 하나는 출력 단자(VS1)에 접속된다. 단자(B1)의 전압은 인버터(INV1)에 입력되고 인버터(INV1)의 출력은 트랜지스터(TN1)의 게이트에 접속된다.

신호(VS1)가 전류 검출기(1-1)에 의해 출력되는 입력 신호 생성기(2-1)에 전류가 증폭되는 출력 신호(VSE1)가 입력된다. 신호(VR)가 기준 전류 검출기(1R)에 의해 출력되는 기준 입력 신호 생성기(2R)에 전류가 증폭되는 출력 신호(VRE)가 입력된다. 신호(VSE1) 및 신호(VRE) 사이의 차동 전압(D1)은 차동 증폭 회로(SEN-1)에 의해 출력된다. 기준 전류 검출기(1R)는 두 레지스터(RR1, RR2), N형 인핸스먼트 트랜지스터(TNR) 및 인버터(INVR)를 포함한다. 두 레지스터(RR1, RR2)에서, 일단부는 전류 공급 전원(VCC)에 접속되고 다른 단부는 출력 단자(VR)에 접속된다. N형 인핸스먼트 트랜지스터(TNR)에서, 소스와 드레인 중 하나는 단자(BR)에 접속되고 다른 하나는 출력 단자(VR)에 접속된다. 인버터(INVR)는 단자(BR)의 전압을 입력하고 인버터(INVR)의 출력은 트랜지스터(TNR)의 게이트에 접속된다.

입력 신호 생성기(2-1)는 P형 인핸스먼트 트랜지스터(TPA1) 및 N형 인핸스먼트 트랜지스터(TNA1)를 포함한다. P형 인핸스먼트 트랜지스터(TPA1)에서, 그것의 소스는 전원 단자(VCC)에 접속되고, 그것의 드레인은 신호(VSE1)를 전송하는 출력 단자선에 접속되고, 그것의 게이트는 전류 검출기(1-1)의 출력 단자선(VS1)에 접속된다. N형 인핸스먼트 트랜지스터(TNA1)에서, 그것의 드레인 및 게이트는 출력 단자(VSE1)에 접속되고 소스는 GND 전원에 접속된다.

기준 입력 신호 생성기(2R)는 P형 인핸스먼트 트랜지스터(TPAR) 및 N형 인핸스먼트 트랜지스터(TNAR)를 포함한다. P형 인핸스먼트 트랜지스터(TPAR)에서, 그것의 소스는 전원 단자(VCC)에 접속되고, 드레인은 신호(VRE)를 출력하는 출력 단자에 접속되고, 게이트는 기준 전류 검출기(1R)의 출력 단자선(VR)에 접속된다. N 형 인핸스먼트 트랜지스터(TNAR)에서 그것의 드레인 및 게이트는 출력 단자(VRE)에 접속되고 소스는 GND 전원에 접속된다.

도 5는 차동 증폭 회로(SEN-1)에서 입력 신호(VRE) 및 입력 신호(VSE1)의 전압에서 일시적인 변화를 나타낸다. 판독 동작이 시작될(T=0) 때, 비트선(B1, BR)은 GND 수준에서부터 동작을 시작한다. 이 때, 단자(VS1, VR)에서 전압은 매우 낮다. 그러므로, 단자 전압(VS1, VR)이 그들의 게이트에 각각 입력되는 P형 인핸스먼트 트랜지스터(TPA1, TPAR)는 충분히 전도되어, 출력 단자선(VSE1, VRE)을 전원 전압(VCC)까지 상승시킨다. 이 때, 입력 신호 생성기의 전류(ISE1, IRE)는 GND 전원으로부터 끊어져서 흐르지 않는다(이 기능은 나타나지 않음).

판독 동작이 시작될 때, 메모리 셀(M1, MR)은 소정의 전류를 보내기 시작한다. 이 때 단자선(VS1, VR)의 전압은 도 6의 (a)에 나타난 바와 같이 변한다. 그래프의 기울기가 다른 이유는 로딩 레지스터의 저항이 서로 다르기 때문이다. (기준 측면에서 두 레지스터는 서로 병렬로 접속되고, 그들의 저항은 작고, 그래프의 기울기는 보다 가파라진다.)

따라서, 메모리 셀의 온 전류값이 서로 동일해도, 출력 단자(VS1)와 단자(VR)는 서로 다른 전압을 가진다. 주 메모리 셀이 온 상태이면, 출력 단자(VS1)는 전압(VS1(ON))을 얻는다. 주 메모리 셀이 오프 상태이면, 출력 단자(VS1)는 전압(VS1(OFF))을 얻는다. 또한. 기준 측면에서 출력 단자(VR)는 전압(VR(ON))을 얻는다.

이 때, 출력 단자(VS1) 및 단자(VR)는 입력 신호 생성기(2-1, 2R)에서 P형 인핸스먼트 트랜지스터(TPA1, TPAR)의 게이트에만 접속되고 미세 전류는 P형 인핸스먼트 트랜지스터(TPA1, TPAR)를 각각 구동한다. 이러한 접속 구성에도 불구하고, 전압은 빨리 변한다. 게이트 전압이 제어되는 P형 인핸스먼트 트랜지스터(TPA1, TPAR)는 도 6의 (b)에 나타낸 바와 같이 전류(ISE1, IRE)를 제어한다.

이 때 전류(ISE1, IRE)의 전류값은 메모리 셀에 흐르는 전류(IS1, IR) 보다 크게(예를 들면, 10배) 조절된다. 주 메모리 셀(M1)이 온 상태이면, 전류(ISE1)는 전류(ISE1(ON))가 된다. 주 메모리 셀(M1)이 오프 상태이면, 전류(ISE1)는 제로가 된다. 또한, 기준 쪽에서 전류(IRE)는 전류(IRE(ON))가 된다. 이 때, 출력 단자(VSE1, VRE)에서 전압은 도 6의 (c)의 그래프에 나타난 바와 같이 결정된다. 주 메모리 셀(M1)이 온 상태이면, 출력 단자(VSE1)는 전압(VSE1(ON))이 된다. 주 메모리 셀(M1)이 오프 상태이면, 출력 단자(VSE1)는 전압(VSE1(OFF))이 된다. 또한, 기준 쪽에서 출력 단자(VR)는 전압(VRE(ON))이 된다.

이 때, 큰 기생 정전 용량(CSE1, CR)은 차동 증폭 회로(SEN-1)의 입력 단자에 존재한다. 그러나, 고전류 공급 성능을 갖는 입력 신호 생성기(2-1, 2R)는 입력 단자에서 전압을 소정의 전압으로 빨리 이동한다. 이러한 회로 구성은 차동 증폭 회로(SEN-1)에 입력된 신호(VSE1, VSE)에서 신호 변화가 빨라지게 하고, 또한 기준 쪽에서 차동 입력 전압(VRER)과 주 메모리 셀 쪽에서 전압(VSEON 또는 VSEOFF) 사이의 전압차에서 센스 마진의 빠른 확보를 가능케 한다. 즉, 빠른 판독이 가능하여 상승 성능을 향상시킨다. 이 효과는 도 5에 나타나 있다.

기준 쪽에서 차동 입력 전압의 실제 파형(VRER(교대의 길고 짧은 대시선이 나타냄))은 이상적인 파형(VREI(실선으로 나타냄))과 다르다. 그래서, 파형(VRER)의 상승 성능이 떨어지면 파형(VRER) 보다 온 셀 전압(VSEON)이 높아지는가를 판단할 수 있는 시점이 지연된다. 이런 이유 때문에, 주 메모리 셀 쪽에서 전압(VSE ON 또는 VSE OFF)의 전압차에 대해 센스 마진을 크게 설정하는 것이 필요하다. 즉, 제1 및 제2 차동 입력 신호의 전압차에 대해 센스 마진이 충분한 시점에서 T=t1이다. 차동 증폭 회로는 시간(t1) 후가 아니면 메모리 셀의 기대값을 정확히 읽어 단자(D1)로부터 메모리 셀 데이터를 출력할 수 없다. 따라서, 제1 및 제2 차동 입력 신호의 전압차가 상승 성능을 향상시키도록 충분하게 얻어질 수 있다면, 판독 동작까지 필요한 시간(t1)을 줄여서 메모리 셀의 판독 속도를 빠르게 할 수 있다.

전술된 바와 같이, 메모리 셀에 흐르는 전류를 검출하는 전류 검출기와 차동 증폭 회로에 입력 신호를 생성하는 입력 신호 생성기가 제공된다. 그 후, 전류 검출기에 의해 검출되는 신호는 고 전류 공급 성능을 갖는 입력 신호 생성기에 의해증폭되어 차동 증폭 회로로 출력한다. 따라서, 고속으로 바람직한 전압으로 충전하는 것이 가능하고, 또한 메모리 셀의 판독 속도를 항상시키는 반도체 메모리 장치를 달성할 수 있다.

도 7은 본 발명에 따른 반도체 메모리 장치의 다른 실시예이다. 이 실시예에서 실시예에 존재하는 차이는 입력 신호 생성 회로(2-i)에서 N-형 인핸스먼트 트랜지스터(TNAi, TNAR)의 게이트는 전류 검출기(1-i, 1R)의 출력 측면에 접속된 사실이다. 실시예의 양자의 동작은 서로 거의 유사하다. 이 실시예는 N형 인핸스먼트 트랜지스터(TNAi, TNAR)의 게이트 커패시터가 전류 검출기(1-i, 1R)의 출력 단자에서 보여진다. 그러나, 입력 신호 생성기(2-i)는 인버터 접속에 의해 구성된다. 전압 증폭 인자는 전 실시예에 비해 높다. 따라서, 전류 검출기(1-i, 1R)의 출력 단자에서 미세한 전압 변화에 의해서도 빠른 반응이 얻이질 수 있다. 또한, N 형 인핸스먼트 트랜지스터(TNAi, TNAR) 대신에 일단부는 출력 단자(VSE1, VSEn 및, VRE)에 접속되고 다른 단부는 GND 단자에 접속된 레지스터가 사용될 수 있다.

본 발명에 따른 반도체 메모리 장치에서, 입력 신호 생성기는 전류 검출기와 차동 증폭 회로의 사이에 제공된다. 따라서, 종래의 센스 증폭기와 비교하여, 차동 증폭 회로의 입력 신호선 상의 기생 정전 용량에 큰 전류가 더해질 수 있다. 따라서, 온 셀 신호의 판독 속도를 빠르게 하고 또한 반도체 메모리 장치의 성능을 향상시킬 수 있다.

본 발명에 의한 반도체 메모리 장치는 전류 검출 회로와 차동 증폭 회로와의사이에 입력 신호 생성 회로를 장치하는 것에 의해 차동 증폭 회로의 입력 신호선 상에 있는 기생 정전 용량에 대하여 종래의 센스 증폭기에 비해 큰 전류를 가하는 것이 가능하다. 이 때문에, 온셀 신호의 판독 속도가 증가되어 반도체 메모리 장치의 성능이 향상된다.

Claims

반도체 메모리 장치에 있어서,

메모리 셀에 흐르는 전류를 검출하여 검출 신호를 그 출력부로부터 출력하는 전류 검출 회로;

상기 검출 신호를 증폭하여 생성된 제1 차동 입력 신호를 그 출력부로부터 출력하는 입력 신호 생성 회로;

기준 셀에 흐르는 전류를 검출하여 기준 검출 신호를 그 출력부로부터 출력하는 기준 전류 검출 회로;

상기 기준 검출 신호를 증폭하여 생성된 제2 차동 입력 신호를 그 출력부로부터 출력하는 기준 입력 신호 생성 회로; 및

상기 제1 차동 입력 신호와 상기 제2 차동 입력 신호와의 전압차를 검출하는 차동 증폭 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로는 고 전류 공급 성능을 갖는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 입력 신호 생성 회로는 상기 검출 신호를 상기 검출 신호보다 더 높은 상승 성능을 갖는 상기 제1 차동 입력 신호로 변환하고, 상기 기준 입력 신호 생성 회로는 상기 기준 검출 신호를 상기 기준 검출 신호보다 더 높은 상승 성능을 갖는 상기 제2 차동 입력 신호로 변환하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

N(N은 1과 같거나 큰 정수)개의 복수개의 제1 차동 입력 신호 생성 회로 - 상기 복수개의 제1 차동 입력 신호 생성 회로 각각은 상기 메모리 셀, 상기 전류 검출 회로, 및 상기 입력 신호 생성 회로를 포함함 - ; 및

상기 N개의 복수개의 상기 차동 증폭 회로를 더 포함하고,

상기 복수개의 차동 증폭 회로의 한 입력부는 복수개의 상기 입력 신호 생성 회로에서 출력된 복수개의 상기 제1 차동 입력 신호를 각각 입력하고, 상기 복수개의 차동 증폭 회로의 다른 입력부는 상기 제2 차동 입력 신호를 입력하며,

상기 반도체 메모리 장치는 N개 채널의 센스 증폭기인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 입력 신호 생성 회로는,

제1 전극은 제1 전원에 접속되고, 제2 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속되고, 제어 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제1 트랜지스터, 및

제1 전극은 제2 전원에 접속되고, 제2 전극 및 제어 전극은 상기 입력 신호 생성회로의 상기 출력부에 접속된 제2 트랜지스터를 포함하고,

상기 제1 트랜지스터의 상기 제2 전극은 상기 제2 트랜지스터의 상기 제2 전극에 접속된 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,

상기 제1 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제2 트랜지스터는 N 채널 인핸스먼트 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 기준 입력 신호 생성 회로는,

제1 전극은 제3 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제3 트랜지스터; 및

제1 전극은 제4 전원에 접속되고 제2 전극 및 제어 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속된 제4 트랜지스터를 포함하고,

상기 제3 트랜지스터의 상기 제2 전극은 제4 트랜지스터의 상기 제2 전극에 접속된 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서,

상기 제3 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제4 트랜지스터는 N 채널 인핸스먼트 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 입력 신호 생성 회로는,

제1 전극은 제5 전원에 접속되고 제2 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제5 트랜지스터; 및

제1 전극은 제6 전원에 접속되고 제2 전극은 상기 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제6 트랜지스터를 포함하고,

상기 제5 트랜지스터의 상기 제2 전극은 상기 제6 트랜지스터의 상기 제2 전극에 접속된 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,

상기 제5 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제6 트랜지스터는 N 채널 인핸스먼트 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 기준 입력 신호 생성 회로는,

제1 전극은 제7 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제7 트랜지스터; 및

제1 전극은 제8 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제8 트랜지스터를 포함하고,

상기 제7 트랜지스터의 상기 제2 전극은 제8 트랜지스터의 상기 제2 전극에 접속된 것을 특징으로 하는 반도체 메모리 장치.
제11항에 있어서,

상기 제7 트랜지스터는 P 채널 인핸스먼트 트랜지스터이고 상기 제1 전극은 소스이고 상기 제2 전극은 드레인이고 상기 제어 전극은 게이트이고, 상기 제8 트랜지스터는 N 채널 인핸스먼트 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 반도체 메모리 장치는 플래시 메모리에 적용되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 전류 검출 회로는,

일단부는 제9 전원에 접속되고 다른 단부는 상기 전류 검출 회로의 상기 출력부에 접속된 제1 레지스터;

제1 전극은 상기 메모리 셀에 접속된 제1 노드에 접속되고 제2 전극은 상기 전류 검출 회로의 상기 출력부에 접속된 제9 트렌지스터; 및

상기 제1 노드의 전압을 입력하여 상기 제9 트랜지스터의 상기 제어 전극으로 출력하는 제1 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서,

상기 제9 트랜지스터는 N 채널 인핸스먼트 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 기준 전류 검출 회로는,

병렬로 제공되며, 일단부들은 제10 전원에 접속되고 다른 단부들은 상기 기준 전류 검출 회로의 상기 출력부에 접속된, 제2 및 제3 레지스터;

제1 전극은 상기 기준 셀에 접속된 제2 노드에 접속되고 제2 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제10 트랜지스터; 및

상기 제2 노드의 전압을 입력하여 상기 제10 트랜지스터의 상기 제어 전극으로 출력하는 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서,

상기 제10 트랜지스터는 N 채널 인핸스먼트 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로는, 상기 전압차의 소정의 센스 마진이 고속에서 얻어지도록 상기 제1 및 제2 차동 입력 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 차동 증폭 회로는 상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로로부터 기생 정전 용량을 갖는 입력 신호선을 통해 상기 제1 및 제2 차동 입력 신호를 입력하고,

상기 입력 신호 생성 회로 및 상기 기준 입력 신호 생성 회로는 상기 제1 및 제2 차동 입력 신호가 상기 기생 정전 용량을 충전하면서 고속으로 소정의 전압에 도달하도록 고 전류 공급 성능을 갖는 것을 특징으로 하는 반도체 메모리 장치.
제5항 또는 제6항에 있어서,

상기 기준 입력 신호 생성 회로는,

제1 전극은 제3 전원에 접속되고 제2 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속되고 제어 전극은 상기 기준 전류 검출 회로의 상기 출력부에 접속된 제3 트랜지스터; 및

제1 전극은 제4 전원에 접속되고 제2 전극 및 제어 전극은 상기 기준 입력 신호 생성 회로의 상기 출력부에 접속된 제4 트랜지스터를 포함하며,

상기 제3 트랜지스터의 상기 제2 전극은 상기 제4 트랜지스터의 상기 제2 전극에 접속된 것을 특징으로 하는 반도체 메모리 장치.