KR100398581B1 - Method for manufacturing of bipolar transistor of semiconductor device - Google Patents
Method for manufacturing of bipolar transistor of semiconductor device Download PDFInfo
- Publication number
- KR100398581B1 KR100398581B1 KR10-2001-0008905A KR20010008905A KR100398581B1 KR 100398581 B1 KR100398581 B1 KR 100398581B1 KR 20010008905 A KR20010008905 A KR 20010008905A KR 100398581 B1 KR100398581 B1 KR 100398581B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- bit line
- forming
- bipolar transistor
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 DRAM 공정의 일부를 바이폴라 트랜지스터를 형성시키는데 이용하여 공정단계 및 제조단가를 감소시킬 수 있는 반도체 소자의 바이폴라 트랜지스터 제조방법에 관한 것으로, 반도체 기판에 저농도 제 1 도전형 영역을 형성하는 공정과, 상기 저농도 제 1 도전형 영역에 제 2 도전형 영역과 고농도 제 2 도전형 영역을 선택적으로 형성하는 공정과, 상기 제 2 도전형 영역과 소정부분 연결되도록 비트라인을 형성하는 공정과, 상기 고농도 제 1 도전형 영역, 제 2 도전형 영역 그리고 상기 비트라인과 연결되도록 콜렉터 전극, 베이스 전극, 에미터 전극을 형성하는 공정을 포함하여 이루어진다.The present invention relates to a method of manufacturing a bipolar transistor of a semiconductor device that can reduce the processing steps and manufacturing costs by using a portion of the DRAM process to form a bipolar transistor, and a process for forming a low concentration first conductivity type region on a semiconductor substrate; And selectively forming a second conductivity type region and a high concentration second conductivity type region in the low concentration first conductivity type region, forming a bit line to be connected to a predetermined portion of the second conductivity type region, and the high concentration. And forming a collector electrode, a base electrode, and an emitter electrode to be connected to the first conductivity type region, the second conductivity type region, and the bit line.
Description
본 발명은 반도체 소자의 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 DRAM 공정의 일부를 바이폴라 트랜지스터를 형성시키는데 이용하여 공정단계 및 제조단가를 감소시킬 수 있는 반도체 소자의 바이폴라 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a bipolar transistor of a semiconductor device, and more particularly, to a method of manufacturing a bipolar transistor of a semiconductor device capable of reducing process steps and manufacturing costs by using a part of a DRAM process to form a bipolar transistor.
최근 들어 메모리(Memory)와 로직(Logic)이 단일 칩에 형성되는 복합반도체 (MML)가 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있으며, 이 MML 반도체 장치는 로직과 메모리를 한 칩에서 단일 공정으로 제조하는 것이 가능하므로 특별한 설계 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고 저전력으로 사용하는 것이 가능하다.In recent years, MML semiconductors, in which memory and logic are formed on a single chip, have become more and more popular, and this MML semiconductor device has a logic and memory in a single process. Because it can be manufactured in a high speed, it is possible to operate at a higher speed and use lower power than existing chips without any special design change.
그러나 메모리 제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단일 칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움이 있다.However, since the manufacturing process of the memory product and the manufacturing process of the logic product are simultaneously manufactured on one chip, the size of a single chip increases, and thus, there are many difficulties in proceeding with the manufacturing process.
또한, 메모리에서 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.In addition, in memory, transistors focus on preventing leakage current rather than requiring high current driving force, but logic products must be manufactured in one chip with both characteristics such as high current driving capability.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 바이폴라 트랜지스터 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a bipolar transistor manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래의 MML 소자의 바이폴라 트랜지스터를 나타낸 평면도이고, 도 2는 도 1의 A-A′선에 따른 MML 소자의 바이폴라 트랜지스터를 나타낸 단면도이다.1 is a plan view illustrating a bipolar transistor of a conventional MML device, and FIG. 2 is a cross-sectional view illustrating a bipolar transistor of an MML device taken along line AA ′ of FIG. 1.
도 1 및 도 2에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)에 소자격리 영역을 형성한 후, 상기 반도체 기판의 소정영역에 N형 웰(10)을 형성하고, 상기 N형 웰(10)에 소정깊이로 P형 웰(11)을 형성한다. 이때, 상기 P형 웰(11)의 깊이는 ∼1.2㎛이다. 따라서, 증폭이득이 큰 트랜지스터를 구현하기가 어렵다.1 and 2, after the device isolation region is formed on a semiconductor substrate (not shown), an N-type well 10 is formed in a predetermined region of the semiconductor substrate, and the N-type well P-type wells 11 are formed in (10) at predetermined depths. At this time, the depth of the P-type well 11 is ˜1.2 μm. Therefore, it is difficult to implement a transistor having a large amplification gain.
한편, 후 공정에서 형성될 DRAM의 비트라인은 n-타입으로 도핑된 실리콘을 사용하므로 p-타입의 정션에는 형성시킬 수 없다. 따라서, 상기 P형 웰(11)에 제 1 N+영역(14)을 형성한다.On the other hand, since the bit line of the DRAM to be formed in a later process uses n-type doped silicon, it cannot be formed in the p-type junction. Thus, the first N + region 14 is formed in the P-type well 11.
이어, 상기 P형 웰(11)에 DRAM의 소오스/드레인 정션 즉, P+영역(13)을 형성한 후, 상기 N형 웰(10)에 콜렉터 픽업(pickup)을 위한 제 2 N+영역(12)을 형성한다.Subsequently, a source / drain junction of the DRAM, that is, a P + region 13 is formed in the P-type well 11, and then a second N + region for collector pickup in the N-type well 10 is formed. 12) form.
그리고 도면에는 도시하지 않았지만, 후 공정에서 상기 제 1, 제 2 N+영역(12,14)과 P+영역(13)과 연결되도록 금속 콘택을 형성하여 각각의 에미터, 베이스, 콜렉터 전극을 형성한다. 즉, 상기 제 1 N+영역(14)은 에미터, 상기 P+영역(13)은 베이스 그리고 제 2 N+영역(12)은 콜렉터이다.Although not shown in the drawings, metal contacts are formed to be connected to the first and second N + regions 12 and 14 and the P + region 13 in a later process to form respective emitter, base, and collector electrodes. do. That is, the first N + region 14 is an emitter, the P + region 13 is a base, and the second N + region 12 is a collector.
상기와 같이 구성된 종래의 반도체 소자의 바이폴라 트랜지스터의 제조방법에 있어서는 다음과 같은 문제점이 있다.The conventional method for manufacturing a bipolar transistor of a semiconductor device configured as described above has the following problems.
MML 반도체 장치로 로직과 메모리를 한 칩에 단일 공정으로 제조하였으나 P형 웰의 깊이가 깊어 증폭 이득이 큰 트랜지스터를 구성하기가 어렵다.Although MML semiconductor devices manufacture logic and memory in a single process on a single chip, it is difficult to construct transistors with large amplification gains due to the deep P-type wells.
그리고 NPN 바이폴라 트랜지스터를 형성시 3중 웰 구조를 사용해야 하므로 공정단계의 증가 및 칩 면적이 증가한다.In addition, since the triple well structure must be used when forming the NPN bipolar transistor, an increase in processing steps and chip area are required.
또한, DRAM 제조 공정에서 비트라인을 N 타입으로 도핑된 실리콘을 사용하므로 비트라인 콘택이 P 타입의 정션에는 형성시킬 수 없어 면적이 증가한다.In addition, since the silicon is doped with the N-type bit line in the DRAM manufacturing process, the bit line contact cannot be formed in the P-type junction, thereby increasing the area.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 DRAM 공정을 이용하여 바이폴라 트랜지스터를 형성하므로 추가적인 공정 없이 MML 소자를 형성하고, NPN 바이폴라 트랜지스터 형성시 이중 웰 구조를 사용하므로 공정을 단순화하고 칩 면적을 감소시킬 수 있는 반도체 소자의 바이폴라 트랜지스터 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, so that the bipolar transistor is formed using the DRAM process, thereby forming an MML device without an additional process, and since the dual well structure is used when forming the NPN bipolar transistor, the process is simplified and the chip is It is an object of the present invention to provide a method for manufacturing a bipolar transistor of a semiconductor device capable of reducing an area.
도 1은 종래의 MML 소자의 바이폴라 트랜지스터를 나타낸 평면도1 is a plan view showing a bipolar transistor of a conventional MML device
도 2는 도 1의 A-A′선에 따른 MML 소자의 바이폴라 트랜지스터를 나타낸 단면도FIG. 2 is a cross-sectional view of a bipolar transistor of an MML element taken along a line A-A 'of FIG.
도 3은 본 발명의 일실시예에 따른 MML 소자의 바이폴라 트랜지스터를 나타낸 평면도3 is a plan view illustrating a bipolar transistor of an MML device according to an embodiment of the present invention.
도 4는 도 3의 A-A′선에 따른 단면도4 is a cross-sectional view taken along line AA ′ of FIG. 3.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 MML 소자의 바이폴라 트랜지스터의 제조방법을 나타낸 공정 단면도5A to 5C are cross-sectional views illustrating a method of manufacturing a bipolar transistor of an MML device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
30 : N형 웰 31 : N+영역30: N-type well 31: N + region
32 : P형 웰 33 : 비트라인32: P type well 33: bit line
34 : 소자격리 영역 35 : 제 1 층간 절연막34 element isolation region 35 first interlayer insulating film
37 : N 타입 38 : 제 2 층간 절연막37: N type 38: second interlayer insulating film
39a,39b,39c : 에미터, 베이스, 콜렉터 전극39a, 39b, 39c: emitter, base, collector electrode
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 바이폴라 트랜지스터 제조방법은 반도체 기판에 저농도 제 1 도전형 영역을 형성하는 공정과, 상기 저농도 제 1 도전형 영역에 제 2 도전형 영역과 고농도 제 2 도전형 영역을 선택적으로 형성하는 공정과, 상기 제 2 도전형 영역과 소정부분 연결되도록 비트라인을 형성하는 공정과, 상기 고농도 제 1 도전형 영역, 제 2 도전형 영역 그리고 상기 비트라인과 연결되도록 콜렉터 전극, 베이스 전극, 에미터 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.A bipolar transistor manufacturing method of a semiconductor device of the present invention for achieving the above object is a step of forming a low concentration first conductivity type region on a semiconductor substrate, a second conductivity type region and a high concentration second conductivity in the low concentration first conductivity type region Selectively forming the type region, forming a bit line to be connected to the second conductive type region at a predetermined portion, and collecting the first conductive type region, the second conductive type region and the collector to be connected to the bit line. It characterized by comprising a step of forming an electrode, a base electrode, an emitter electrode.
상기 특징의 바람직한 실시예는 상기 제 1 도전형 영역은 N 타입이고, 상기 제 2 도전형 영역은 P 타입임을 특징으로 한다.In a preferred embodiment of the above feature, the first conductivity type region is N type, and the second conductivity type region is P type.
상기 특징의 바람직한 실시예는 상기 비트라인 형성 후, 열처리 공정을 실시하여 상기 비트라인 하부 일부가 비트라인과 반대 타입의 실리콘 전극으로 사용되는 특징으로 한다.According to a preferred embodiment of the present invention, after the bit line is formed, a portion of the lower part of the bit line is used as a silicon electrode opposite to the bit line by performing a heat treatment process.
상기 특징의 바람직한 실시예는 상기 비트라인의 넓이는 1∼10000㎛2임을 특징으로 한다.A preferred embodiment of the feature is characterized in that the width of the bit line is 1-10000㎛ 2 .
상기 특징의 바람직한 실시예는 상기 제 2 도전형 영역의 정션 농도는 1.0E13∼1.0E15임을 특징으로 한다.According to a preferred embodiment of the above feature, the junction concentration of the second conductivity type region is 1.0E13 to 1.0E15.
상기 특징의 바람직한 실시예는 상기 제 2 도전형 영역의 깊이는 0.1∼1.0㎛ 임을 특징으로 한다.A preferred embodiment of the feature is characterized in that the depth of the second conductivity type region is 0.1-1.0 μm.
상기 특징의 바람직한 실시예는 상기 에미터 전극과 베이스 전극 형성시 열처리 공정에 의해 형성되는 정션의 두께는 100∼1000Å임을 특징으로 한다.The preferred embodiment of the above feature is characterized in that the thickness of the junction formed by the heat treatment process during the formation of the emitter electrode and the base electrode is 100-1000 kPa.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 바이폴라 트랜지스터의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a bipolar transistor of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일실시예에 따른 MML 소자의 바이폴라 트랜지스터를 나타낸 평면도이고, 도 4는 도 3의 A-A′선에 따른 단면도이다.3 is a plan view illustrating a bipolar transistor of an MML device according to an embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along line AA ′ of FIG. 3.
도 3 및 도 4에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)에선택적으로 소자 격리영역을 형성한 후, 상기 반도체 기판의 소정영역에 N형 웰(30)을 형성하고, 상기 N형 웰(30)에 P형 웰(32)을 형성한다.3 and 4, after the device isolation region is selectively formed on a semiconductor substrate (not shown), an N-type well 30 is formed in a predetermined region of the semiconductor substrate, and the N The P type well 32 is formed in the type well 30.
이어, 상기 P형 웰(32)에 후 공정에서 형성될 비트라인 콘택을 형성한 후, N 타입의 다결정 실리콘을 사용하여 비트라인(33)을 형성하므로 상기 비트라인(33)이 NPN 바이폴라 트랜지스터의 에미터 역할을 한다. 그리고 상기 P형 웰(32)에 DRAM의 소오스/드레인 정션이 형성된다.Subsequently, after forming the bit line contact to be formed in the P-type well 32 in a later process, the bit line 33 is formed using N-type polycrystalline silicon, so that the bit line 33 is formed of the NPN bipolar transistor. It acts as an emitter. A source / drain junction of DRAM is formed in the P-type well 32.
한편, 상기 N형 웰(30)에 콜렉터 픽업(pickup)을 위한 제 N+영역(31)이 형성된다.Meanwhile, an N + th region 31 for collector pickup is formed in the N type well 30.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 MML 소자의 바이폴라 트랜지스터의 제조방법을 나타낸 공정 단면도이다.5A to 5C are cross-sectional views illustrating a method of manufacturing a bipolar transistor of an MML device according to an embodiment of the present invention.
도 5a에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 소정영역에 소자격리 영역(34)을 형성한 후, 상기 기판의 소정영역에 N형 웰(30)을 형성하고, 상기 N형 웰(30)에 P형 웰(32)을 형성한다. 이때, 상기 P형 웰(32)에 소오스/드레인 정션이 형성된다.As shown in FIG. 5A, after the device isolation region 34 is formed in a predetermined region of the semiconductor substrate (not shown), an N-type well 30 is formed in the predetermined region of the substrate. The P type well 32 is formed in the type well 30. At this time, a source / drain junction is formed in the P-type well 32.
한편, 상기 P형 웰(32)의 농도는 1.0E13∼1.0E15이고, 깊이는 0.1∼1.0㎛이다.On the other hand, the concentration of the P-type well 32 is 1.0E13 to 1.0E15, and the depth is 0.1 to 1.0 mu m.
이어, 상기 N형 웰(30)의 소정영역에 콜렉터 픽업을 위한 이온주입 공정을 실시하여 N+영역(31)을 형성한다.Subsequently, an ion implantation process for collector pickup is performed in a predetermined region of the N-type well 30 to form an N + region 31.
도 5b에 도시한 바와 같이 상기 기판 전면에 제 1 층간 절연막(35)을 형성하고, 상기 P형 웰(32)이 소정부분 노출되도록 상기 제 1 층간 절연막(35)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다. 이때, 상기 비트라인 콘택홀의 넓이는 종래의 에미터 전극 크기 정도인 1∼10000㎛2이다.As shown in FIG. 5B, a first interlayer insulating layer 35 is formed on the entire surface of the substrate, and the first interlayer insulating layer 35 is selectively etched to expose a predetermined portion of the P-type well 32 to form a bit line contact. Form a hole. In this case, the width of the bit line contact hole is 1 to 10000 μm 2, which is about the size of a conventional emitter electrode.
이어, 상기 비트라인 콘택홀을 포함한 제 1 층간 절연막(35)상에 n 타입의 다결정 실리콘을 증착한 후, 포토리소그래피 공정을 통해 비트라인(33)을 형성하고 열처리 공정을 실시한다. 이때, 상기 비트라인(33)은 NPN 바이폴라 트랜지스터의 에미터 역할을 한다.Subsequently, after depositing n-type polycrystalline silicon on the first interlayer insulating layer 35 including the bit line contact hole, a bit line 33 is formed through a photolithography process and a heat treatment process is performed. In this case, the bit line 33 serves as an emitter of the NPN bipolar transistor.
한편, 열처리 공정시 상기 n 타입으로 도핑된 비트라인(33)으로부터 인(phosphorous)이 상기 P형 웰(32)로 확산되어 상기 비트라인(33) 하부 일부 영역이 n 타입(37)으로 된다. 따라서, 에미터 전극으로 사용될 np 정션이 구성된다.Meanwhile, in the heat treatment process, phosphorous is diffused from the n-type doped bit line 33 to the P-type well 32 so that a portion of the lower portion of the bit line 33 becomes n-type 37. Thus, the np junction to be used as the emitter electrode is constructed.
도 5c에 도시한 바와 같이 상기 비트라인(33)을 포함한 전면에 제 2 층간 절연막(38)을 형성하고, 포토리소그래피 공정을 통해 상기 비트라인(33), P형 웰(32) 그리고 N+영역(31)이 소정부분 노출되도록 상기 제 1, 제 2 층간 절연막(35)(38)을 차례로 식각하여 복수개의 금속 콘택홀을 형성한다.As shown in FIG. 5C, a second interlayer insulating layer 38 is formed on the entire surface including the bit line 33, and the bit line 33, the P-type well 32, and the N + region are formed through a photolithography process. A plurality of metal contact holes are formed by sequentially etching the first and second interlayer insulating layers 35 and 38 so that the portion 31 is exposed to a predetermined portion.
이어, 상기 복수개의 금속 콘택홀을 포함한 제 2 층간 절연막(38)상에 금속층을 증한 후, 포토리소그래피 공정을 통해 소정부분 식각 제거하여 에미터 전극(39a), 베이스 전극(39b) 그리고 콜렉터 전극(39c)을 형성한다.Subsequently, a metal layer is formed on the second interlayer insulating layer 38 including the plurality of metal contact holes, and then a portion of the metal layer is removed by etching through a photolithography process to emitter electrode 39a, base electrode 39b and collector electrode ( 39c).
여기서, 상기 P형 웰(32)의 깊이가 종래의 경우보다 1/6 정도로 낮기 때문에 종래의 경우보다 전류 및 전압 증폭시 이득이 크다.Here, since the depth of the P-type well 32 is about 1/6 lower than that of the conventional case, the gain in amplifying the current and the voltage is larger than that of the conventional case.
한편, 상기 에미터 전극(39a)과 베이스 전극(39b)에서 후속 열처리 공정에 의해 형성되는 정션의 두께는 100∼1000Å이다.On the other hand, the thickness of the junction formed by the subsequent heat treatment process in the emitter electrode 39a and the base electrode 39b is 100 to 1000 kPa.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 바이폴라 트랜지스터의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the manufacturing method of the bipolar transistor of the semiconductor device of the present invention has the following effects.
종래 경우보다 베이스 전극의 깊이가 1/6 정도로 낮기 때문에 전류 및 전압 증폭시 이득이 크다.Since the depth of the base electrode is about 1/6 lower than that of the conventional case, the gain in the amplification of the current and the voltage is large.
그리고 기존의 DRAM 공정을 이용하여 MML 소자를 구성하므로 공정을 단순화시킬 수 있다.In addition, since the MML device is configured using the existing DRAM process, the process can be simplified.
또한, 종래의 NPN 바이폴라 트랜지스터 형성시 3중 웰 구조를 사용해야 했으나 본 발명은 이중 웰을 사용하므로 공정 단계를 감소시킬 수 있고, 이중 웰 사용에 따른 칩 면적을 감소시킬 수 있다.In addition, the conventional NPN bipolar transistor has to use a triple well structure to form, but the present invention uses a double well can reduce the process step, it is possible to reduce the chip area due to the use of the double well.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0008905A KR100398581B1 (en) | 2001-02-22 | 2001-02-22 | Method for manufacturing of bipolar transistor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0008905A KR100398581B1 (en) | 2001-02-22 | 2001-02-22 | Method for manufacturing of bipolar transistor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020068694A KR20020068694A (en) | 2002-08-28 |
| KR100398581B1 true KR100398581B1 (en) | 2003-09-19 |
Family
ID=27695167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0008905A KR100398581B1 (en) | 2001-02-22 | 2001-02-22 | Method for manufacturing of bipolar transistor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100398581B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168053A (en) * | 1987-12-24 | 1989-07-03 | Oki Electric Ind Co Ltd | Manufacture of bi-cmos element |
| KR910005471A (en) * | 1989-08-23 | 1991-03-30 | 김광호 | Manufacturing method of bipolar transistor |
| KR960019765A (en) * | 1994-11-30 | 1996-06-17 | 김광호 | Bipolar Transistors and Manufacturing Method Thereof |
-
2001
- 2001-02-22 KR KR10-2001-0008905A patent/KR100398581B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168053A (en) * | 1987-12-24 | 1989-07-03 | Oki Electric Ind Co Ltd | Manufacture of bi-cmos element |
| KR910005471A (en) * | 1989-08-23 | 1991-03-30 | 김광호 | Manufacturing method of bipolar transistor |
| KR960019765A (en) * | 1994-11-30 | 1996-06-17 | 김광호 | Bipolar Transistors and Manufacturing Method Thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020068694A (en) | 2002-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1070281A (en) | Semiconductor device and fabrication thereof | |
| KR100832716B1 (en) | Bipolar junction transistor and method for fabricating the same | |
| KR100731087B1 (en) | BiCMOS device for using power and method for manufacturing the same | |
| JP2001274236A (en) | Semiconductor device | |
| KR100398581B1 (en) | Method for manufacturing of bipolar transistor of semiconductor device | |
| KR100408000B1 (en) | Method for Forming Semiconductor Device | |
| KR100482950B1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100672682B1 (en) | Method for manufacturing a bipolar transistor | |
| KR100660722B1 (en) | Bipolar junction transistor and fabrication method thereof | |
| US20080230872A1 (en) | Bipolar transistor and method for manufacturing the same | |
| KR19990004939A (en) | Semiconductor device manufacturing method | |
| KR100273120B1 (en) | Method for manufacturing bipolar transistors | |
| KR100510241B1 (en) | lateral PNP transistor and manufacturing method thereof | |
| KR100672683B1 (en) | Method for manufacturing a bipolar transistor | |
| KR20040000681A (en) | Method of manufacturing Bi-CMOS transistor | |
| KR20080029266A (en) | Method of manufacturing semiconductor device | |
| KR100454075B1 (en) | Method of manufacturing bipolar transistor in semiconductor device | |
| KR100505622B1 (en) | Method of fabricating bipolar transistor | |
| KR0161893B1 (en) | Semiconductor device and its fabricating method | |
| KR19990017331A (en) | Method of manufacturing bismos device | |
| KR100209228B1 (en) | Method of fabricating bipolar junction transistor | |
| KR100233292B1 (en) | A method fabricating bipolar jumction transistor | |
| KR100710196B1 (en) | Method for manufacturing a bipolar transistor | |
| CN104332404A (en) | Method for manufacturing bipolar transistor by use of CMOS technology, and bipolar transistor | |
| JP2830089B2 (en) | Method for manufacturing semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |