KR100408000B1 - Method for Forming Semiconductor Device - Google Patents
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Abstract
본 발명은 선택적 실리콘 증착 방법을 이용하여 씨모스(CMOS) 공정 상에서 바이폴라 트랜지스터와 씨모스 트랜지스터를 동시에 형성하는 반도체 소자의 형성 방법에 관한 것으로, 격리 산화막이 형성된 기판의 소정 영역에 이온 주입하여 콜렉터 전극을 형성함으로써 바이폴라 형성 영역과 씨모스 형성 영역을 정의하는 단계와, 기판 전면에 산화막, 제 1 폴리 실리콘층을 차례로 증착하는 단계와, 상기 제 1 폴리 실리콘층, 산화막을 선택적으로 제거하여 베이스 영역을 정의하고 상기 베이스 영역 내에 단결정 실리콘을 증착하여 베이스 전극을 형성하는 단계와, 상기 베이스 전극을 포함한 제 1 폴리 실리콘층상에 제 2 폴리 실리콘층을 전면 증착하는 단계와, 상기 제 1, 제 2 폴리 실리콘층을 선택적으로 제거하여 상기 바이폴라 형성 영역에서 베이스 전극 상의 소정 영역에 에미터 전극을 형성하고 상기 씨모스 형성 영역에서는 게이트 전극을 형성하는 단계와, 상기 산화막 전면에 층간 절연막을 증착하고, 상기 층간 절연막 및 산화막을 선택적으로 제거하여 각 전극별 콘택을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device which simultaneously forms a bipolar transistor and a CMOS transistor in a CMOS process using a selective silicon deposition method. The present invention relates to a collector electrode by ion implantation into a predetermined region of a substrate on which an isolation oxide film is formed. Defining a bipolar formation region and a CMOS formation region, depositing an oxide film and a first polysilicon layer on the entire surface of the substrate, and selectively removing the first polysilicon layer and the oxide film to form a base region. Defining and depositing single crystal silicon in the base region to form a base electrode, depositing a second polysilicon layer over the first polysilicon layer including the base electrode, and the first and second polysilicon layers; Selectively remove the layer to transfer the base in the bipolar forming region Forming an emitter electrode in a predetermined region on the upper surface, forming a gate electrode in the CMOS forming region, depositing an interlayer insulating film on the entire surface of the oxide film, and selectively removing the interlayer insulating film and the oxide film to form a contact for each electrode Characterized in that it comprises a step.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 선택적 실리콘 증착 방법을 이용하여 씨모스(CMOS) 공정 상에서 바이폴라 트랜지스터와 씨모스 트랜지스터를 동시에 형성하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a semiconductor device in which a bipolar transistor and a CMOS transistor are simultaneously formed in a CMOS process using a selective silicon deposition method.
이하, 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.Hereinafter, the manufacturing method of the conventional semiconductor element is as follows.
일반적으로 바이폴라 트랜지스터는 기판상에 콜렉터 전극을 형성하고, 상기 콜렉터 전극 상부에 베이스 전극, 에미터 전극을 차례로 형성한다.In general, a bipolar transistor forms a collector electrode on a substrate, and a base electrode and an emitter electrode are sequentially formed on the collector electrode.
이러한 바이폴라 트랜지스터의 경우 각각의 전극의 동일 라인에 형성되지 않기 때문에, 각각의 전극을 도핑하는 공정이 별도로 이루어지고, 각각의 도핑시 열처리 공정(annealing)이 필요하다.Since the bipolar transistor is not formed on the same line of each electrode, a process of doping each electrode is performed separately, and annealing is required for each doping.
또한, 씨모스 트랜지스터는 기판상에 게이트 산화막 및 게이트 전극을 형성하고, 상기 게이트 전극의 양측 기판에 이온주입하여 소오스/드레인을 형성함으로써 이루어진다.In addition, the CMOS transistor is formed by forming a gate oxide film and a gate electrode on a substrate, and implanting ions into both substrates of the gate electrode to form a source / drain.
그러나, 상기와 같은 종래의 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.However, the conventional method of forming a semiconductor device as described above has the following problems.
종래의 BICMOS(BIpolar Complementary Metal Oxide Semiconductor) 형성 공정의 경우, 바이폴라 트랜지스터의 경우 씨모스(CMOS) 트랜지스터의 제조 공정과 상이한 프로세스가 많아 별도의 신규 장비와 공정의 수가 많이 증가하였다.In the conventional BICMOS (BIpolar Complementary Metal Oxide Semiconductor) forming process, the bipolar transistor has a number of different processes from the manufacturing process of the CMOS transistor, so the number of additional new equipment and processes has increased.
씨모스 트랜지스터 형성 공정에 비하여 열처리의 증가로 인하여 0.6㎛이상의 낮은 집적도를 가진 테크놀러지(low technology)의 씨모스 트랜지스터로 형성된다.Due to the increased heat treatment compared to the CMOS transistor forming process, it is formed as a low-technology CMOS transistor having a low integration degree of 0.6 µm or more.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 선택적 실리콘 증착법(SAES : Selective Area Enhanced Silicon)을 이용하여 바이폴라 트랜지스터(Bipolar Transistor)와 씨모스 트랜지스터(CMOS Transistor)를 동시에 제조하는 반도체 소자의 형성 방법을 제공하는 데, 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and the formation of a semiconductor device for simultaneously fabricating a bipolar transistor and a CMOS transistor using a selective area enhanced silicon (SAES) method. The purpose is to provide a method.
도 1a내지 도 1h는 본 발명의 반도체 소자 형성 방법을 나타낸 공정 단면도1A to 1H are cross-sectional views illustrating a method of forming a semiconductor device of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
11 : 기판 12 : 격리 산화막11 substrate 12 isolation oxide film
13 : 콜렉터 전극 14 : 산화막13 collector electrode 14 oxide film
15 : 제 1 폴리 실리콘층 16 : 베이스 전극15 first polysilicon layer 16 base electrode
17 : 제 2 폴리 실리콘층 18 : 콘택 영역17 second polysilicon layer 18 contact region
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 형성 방법은 기판상에 격리 산화막을 형성하여 활성 영역과 격리 영역을 정의하는 단계와, 상기 활성 영역의 소정 영역에 이온 주입하여 콜렉터 전극을 형성함으로써 바이폴라 형성 영역과 씨모스 형성 영역을 구분하여 정의하는 단계와, 기판 전면에 산화막, 제 1 폴리 실리콘층을 차례로 증착하는 단계와, 상기 제 1 폴리 실리콘층, 산화막을 선택적으로 제거하여 베이스 영역을 정의하고 상기 베이스 영역 내에 단결정 실리콘을 증착하여 베이스 전극을 형성하는 단계와, 상기 베이스 전극을 포함한 제 1 폴리 실리콘층상에 제 2 폴리 실리콘층을 전면 증착하는 단계와, 상기 제 1, 제 2 폴리 실리콘층을 선택적으로 제거하여 바이폴라 형성 영역에서 에미터 전극을 형성하고 상기 씨모스 형성 영역에서는 게이트 전극을 형성하는 단계와, 상기 베이스 전극, 에미터 전극, 게이트 전극을 포함한 산화막상 전면에 층간 절연막을 증착하고, 상기 층간 절연막 및 산화막을 선택적으로 제거하여 각 전극별 콘택 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The semiconductor device forming method of the present invention for achieving the above object is formed by forming an isolation oxide film on a substrate to define an active region and an isolation region, by ion implantation into a predetermined region of the active region to form a collector electrode Defining and defining a bipolar formation region and a CMOS formation region, depositing an oxide film and a first polysilicon layer on the entire surface of the substrate, and selectively removing the first polysilicon layer and the oxide film to define a base region. And depositing single crystal silicon in the base region to form a base electrode, depositing a second polysilicon layer on the first polysilicon layer including the base electrode, and the first and second polysilicon layers. Is selectively removed to form an emitter electrode in the bipolar formation region and the CMOS forming zero The method may further include forming a gate electrode, depositing an interlayer insulating film on an entire surface of the oxide film including the base electrode, the emitter electrode, and the gate electrode, and selectively removing the interlayer insulating film and the oxide film to form contact regions for each electrode. Characterized in that comprises a.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 선택적 실리콘 증착 방법을 사용하여 기존의 씨모스 제조 방법을 이용하여 바이폴라 트랜지스터와 씨모스 트랜지스터를 동시에 제작할 수 있는 BICMOS 제조 공정에 관한 것이다.The present invention relates to a BICMOS fabrication process capable of simultaneously fabricating bipolar transistors and CMOS transistors using conventional CMOS fabrication methods using selective silicon deposition.
도 1a 내지 도 1g는 본 발명의 반도체 소자 형성 방법을 나타낸 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of forming a semiconductor device of the present invention.
도 1a와 같이, 기판(11)을 활성 영역과 격리 영역으로 구분하여 정의하도록 STI(Shallow Trench Isolation) 방식을 이용하여 기판의 소정 영역을트렌치(trench)형으로 제거하고 상기 트렌치 내부에 격리 산화막(12)을 채운다. 이 때, 상기 격리 산화막(12)이 채워진 트렌치가 기판의 격리 영역이다.As illustrated in FIG. 1A, a predetermined region of a substrate is removed in a trench using a shallow trench isolation (STI) method to define the substrate 11 into an active region and an isolation region, and an isolation oxide layer ( Fill 12). At this time, the trench in which the isolation oxide film 12 is filled is an isolation region of the substrate.
도 1b와 같이, 활성 영역(Active Area)의 소정 영역상에 콜렉터(collector) 전극(13)을 형성하도록 이온 주입 공정을 진행한다. 이로써, 상기 콜렉터 전극(13)이 형성된 영역 상에 바이폴라 트랜지스터(bipolar transistor)가 형성된다. 따라서, 상기 콜렉터 전극(13)이 형성되는 기판(11)의 소정 활성 영역을 바이폴라 형성 영역이라 한다. 이 때, 이온 주입되지 않은 기판(11)의 타 활성 영역은 씨모스(CMOS) 형성 영역으로 이용된다.As shown in FIG. 1B, an ion implantation process is performed to form a collector electrode 13 on a predetermined area of an active area. As a result, a bipolar transistor is formed on the region where the collector electrode 13 is formed. Therefore, a predetermined active region of the substrate 11 on which the collector electrode 13 is formed is called a bipolar formation region. At this time, the other active region of the substrate 11 that is not ion implanted is used as a CMOS formation region.
도 1c와 같이, 콜렉터 전극(13a)이 형성된 기판 전면에 산화막(14), 제 1 폴리 실리콘층(15)을 증착한다.As illustrated in FIG. 1C, an oxide film 14 and a first polysilicon layer 15 are deposited on the entire surface of the substrate on which the collector electrode 13a is formed.
이 때, 산화막(14)을 증착한 후, 콜렉터 전극(13a)을 열처리하여 기판(11) 내로 깊게 도핑시킨다.At this time, after the oxide film 14 is deposited, the collector electrode 13a is heat treated to be deeply doped into the substrate 11.
도 1d와 같이, 상기 바이폴라 형성 영역 상의 산화막(14) 및 제 1 폴리 실리콘층(15)을 선택적으로 제거하여 베이스(base) 형성 영역을 정의한다. 이러한 베이스 형성 영역은 상기 콜렉터 전극(13a) 상에 형성한다.As shown in FIG. 1D, a base formation region is defined by selectively removing the oxide film 14 and the first polysilicon layer 15 on the bipolar formation region. This base formation region is formed on the collector electrode 13a.
도 1e와 같이, 선택적 실리콘 증착 방식을 이용하여 베이스 전극(16)을 형성한다.As shown in FIG. 1E, the base electrode 16 is formed by using a selective silicon deposition method.
선택적 실리콘 증착 방법(SAES : Selective Area Enhanced Silicon)은 기존의 디램(DRAM) 캐패시터(capacitor) 제조시 사용하는 에피택셜(epitaxial) 방법으로 실리콘 단결정을 성장시킬 수 있다.Selective Area Enhanced Silicon (SAES) can grow a silicon single crystal by the epitaxial method used in the manufacture of conventional DRAM capacitors.
도 1f와 같이, 상기 베이스 전극(16)을 포함한 제 1 폴리 실리콘층(15a)상 전면에 제 2 폴리 실리콘층(17)을 증착한다. 이 때, 상기 제 2 폴리 실리콘층(17)은 고농도로 도핑되어 있다. 이와 같이 도핑된 제 2 폴리 실리콘층(17)은 연속되어 나오는 식각 공정을 통해 바이폴라 형성 영역에서는 에미터(emitter) 전극을 형성하기 위해, 씨모스 형성 영역에서는 게이트 전극을 정의하기 위함이다.1F, a second polysilicon layer 17 is deposited on the entire surface of the first polysilicon layer 15a including the base electrode 16. At this time, the second polysilicon layer 17 is heavily doped. The second polysilicon layer 17 doped in this way is to form an emitter electrode in the bipolar formation region through a subsequent etching process, and to define a gate electrode in the CMOS formation region.
도 1g와 같이, 상기 제 2, 제 1 폴리 실리콘층(17, 15)을 선택적으로 제거하여 바이폴라 형성 영역에서는 상기 베이스 전극(16)상 소정 영역에서 에미터 전극(17b)을 형성하고, 상기 씨모스 형성 영역에서는 게이트 전극(17a, 15b)을 형성한다.As shown in FIG. 1G, the second and first polysilicon layers 17 and 15 are selectively removed to form an emitter electrode 17b in a predetermined region on the base electrode 16 in the bipolar formation region. In the MOS formation region, the gate electrodes 17a and 15b are formed.
상기 제 1, 제 2 폴리 실리콘층(15, 17)을 선택적으로 제거하는 식각 공정은 다음과 같다.An etching process for selectively removing the first and second polysilicon layers 15 and 17 is as follows.
즉, 바이폴라 형성 영역은 제 2 폴리 실리콘층(17)을 상기 베이스 전극(16) 상부의 일부 영역만을 남기고 제거하고, 상기 베이스 전극(16) 외측의 제 1 폴리 실리콘층(15a)을 제거하여 상기 베이스 전극을 일부 노출시키도록 한다. 이 때, 씨모스 형성 영역에서는 제 1, 제 2 폴리 실리콘층(15a, 17)을 동일 선폭으로 패터닝하여 게이트 전극(15b, 17a)을 형성한다.That is, the bipolar formation region removes the second polysilicon layer 17 leaving only a portion of the upper portion of the base electrode 16 and removes the first polysilicon layer 15a outside the base electrode 16. The base electrode is partially exposed. At this time, in the CMOS formation region, the gate electrodes 15b and 17a are formed by patterning the first and second polysilicon layers 15a and 17 with the same line width.
도 1h와 같이, 베이스 전극(16), 에미터 전극(17b), 게이트 전극(15b, 17a)을 포함한 상기 산화막(14a)상에 층간 절연막을 전면 증착하고, 바이폴라 형성 영역과 씨모스 형성 영역의 각 전극의 트랜지스터를 형성한다.As shown in Fig. 1H, an interlayer insulating film is deposited on the oxide film 14a including the base electrode 16, the emitter electrode 17b, and the gate electrodes 15b and 17a, and the bipolar formation region and the CMOS formation region are completely deposited. The transistor of each electrode is formed.
바이폴라 형성 영역에서는 콜렉터 전극(13a), 베이스 전극(16), 에미터전극(17b)과의 콘택이 이루어지며, 씨모스 형성 영역에서는 게이트 전극(15b, 17a)과 기판(11)상의 활성 영역에 형성된 소오스 및 드레인 전극과의 콘택이 이루어진다.In the bipolar formation region, contact is made between the collector electrode 13a, the base electrode 16, and the emitter electrode 17b. In the CMOS formation region, contact is made between the gate electrodes 15b and 17a and the active region on the substrate 11. Contact with the formed source and drain electrodes is made.
상기 콜렉터 전극(13a)과 소오스 및 드레인 전극은 상기 층간 절연막과 산화막(14a)을 식각하여 기판(11)의 소정 부분을 노출시켜 콘택(18e, 18c, 18a)을 형성한다.The collector electrode 13a and the source and drain electrodes etch the interlayer insulating film and the oxide film 14a to expose a predetermined portion of the substrate 11 to form contacts 18e, 18c, and 18a.
상기 베이스 전극(16)은 베이스 전극(16) 상부가 노출될 정도로 상기 층간 절연막을 소정 깊이 식각하여 콘택을 형성한다.The base electrode 16 forms a contact by etching the interlayer insulating layer a predetermined depth such that the upper portion of the base electrode 16 is exposed.
상기 에미터 전극(17b)과 게이트 전극(17a, 15b)은 제 2 폴리 실리콘층(17)으로 이루어진 것이므로, 층간 절연막을 선택적으로 식각할 때, 그 위치 상 가장 먼저 콘택이 이루어질 수 있다.Since the emitter electrode 17b and the gate electrodes 17a and 15b are formed of the second polysilicon layer 17, when the interlayer insulating layer is selectively etched, contact may be made first in position.
상기 각 전극의 콘택 형성시 콘택 이온 주입을 진행하여 콘택에 매립되는 플러그 물질과 각 전극의 접촉 저항을 감소시킨다.Contact ion implantation is performed during contact formation of each electrode to reduce contact resistance between the plug material and the electrode embedded in the contact.
상기와 같은 본 발명의 반도체 소자 형성 방법은 다음과 같은 효과가 있다.The method of forming a semiconductor device of the present invention as described above has the following effects.
첫째, 씨모스(CMOS) 제조 공정 라인을 그대로 이용하여 씨모스 트랜지스터 형성과 동시에 바이폴라 트랜지스터를 형성할 수 있다. 즉, 바이씨모스(BICMOS) 형성이 한 칩 안에 가능하게 된다.First, bipolar transistors can be formed simultaneously with forming CMOS transistors by using CMOS manufacturing process lines. In other words, the formation of BICMOS is possible in one chip.
둘째, 0.35㎛이하의 고집적 테크놀러지(technology)의 씨모스 제조 공정을 이용하여도 바이폴라 트랜지스터를 제조할 수 있다.Second, bipolar transistors can also be manufactured using a CMOS manufacturing process of 0.35 μm or less.
셋째, 선택적 실리콘 증착 방법을 이용하여 얇은 베이스 영역의 정의가 가능하여, RF 주파수에 사용되는 고주파 바이폴라 트랜지스터 제조가 가능하다.Third, the thin base region can be defined by using a selective silicon deposition method, and thus a high frequency bipolar transistor used for RF frequency can be manufactured.
넷째, 에미터 물질로 씨모스의 게이트 전극으로 사용하는 고농도로 도핑된 다결정 실리콘을 사용하여 에미터의 저항을 감소시킴으로써 기생 저항 특성을 감소시킬 수 있다.Fourth, parasitic resistance characteristics can be reduced by using a high concentration of doped polycrystalline silicon used as the gate electrode of the CMOS as an emitter material to reduce the resistance of the emitter.
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