KR100394210B1 - 스페이서 구조 및 이를 이용한 평판 디스플레이 - Google Patents

Abstract

특정 저항율 및 2차 방출 특성을 갖는, 평판 디스플레이의 스페이서 구조(300)를 코팅하는 코팅재료가 제안되어 있다. 코팅재료는 식 ρ_sc100(ρ_sw) 및 r<ρ_sw(l²/8)에 의해 특성이 나타내지며, ρ_sw는 스페이서의 시트 저항, l은 스페이서의 높이, r은 면적 저항이다.

Description

스페이서 구조 및 이를 이용한 평판 디스플레이{Spacer Structure and Flat Panel Display Using the Same}

임의의 평판 디스플레이에서, 스페이서 구조를 이용하여 백플레이트는 페이스플레이트와 통상 분리된다. 고전압 응용에서, 예컨대, 백플레이트 및 페이스플레이트는 약 1-2mm의 높이를 갖는 스페이서 구조에 의해 분리된다. 본 응용을 위해, 고전압은 1kV 이상의 애노드-캐소드 전위(anode to cathode potential)를 가리킨다. 일 실시예에서, 스페이서 구조는 약 50μ의 폭을 각각 갖는 몇 개의 스트립(strip)들 또는 개개의 벽을 포함한다. 평판 디스플레이의 폭을 가로질러 연장된 각 스트립으로 병렬 수평행에 스트립들이 배치된다. 스트립들의 행들의 공간은 백플레이트 및 페이스플레이트 및 스트립들의 강도에 의존한다. 이로 인해, 스트립들은 매우 강한 것이 바람직하다. 스페이서 구조는 수 많은 엄격한 물리적 요건에 부응해야 한다. 스페이서 구조의 상세한 설명은 "평판 디스플레이의 스페이서 구조 및 그의 동작 방법"이라는 명칭의 스핀트 등에 의해 공통으로 소유된 계류중인 미국 특허 출원 제 08/683,789호에 제안되어 있다. 스핀트 등의 출원은 1996년 7월 18일에 출원되었고, 배경자료로서 참조되어 본 발명에 포함되었다.

통상의 평판 디스플레이에서, 스페이서 구조는 특성과 특질의 긴 목록에 따라야 한다. 더 구체적으로는, 서로를 향해 백플레이트 및 페이스플레이트를 압축하는 대기력에 견디도록 스페이서 구조는 충분히 강해야 한다(대각선 10인치 평판 디스플레이에서, 스페이서 구조는 1톤의 압축력을 견딜 수 있어야 한다). 또한, 스페이서 구조의 스트립의 각 행이 높이에서 동일하므로, 스트립의 행들은 각 화소의 행 사이에 정확히 맞는다. 또한, 스페이서 구조가 백플레이트 및 페이스플레이트의 내면을 가로지르는 균일한 지지물을 제공하도록, 스페이서 구조의 스트립의 각 행들은 매우 평탄해야 한다. 또한, 스페이서 구조가 부착되는 백플레이트 및 페이스플레이트와 거의 동일한 열팽창계수(CTE)를 스페이서 구조가 가져야 한다(본 출원에서, 사실상 매칭되는 CTE는, 스페이서 구조가 부착되는 페이스플레이트 및 백플레이트의 CTE의 약 10% 내에 스페이서 구조의 CTE가 있음을 의미한다). 스페이서 구조의 저항 온도계수(TCR)도 낮아야 한다. 허용될 수 있는 스페이서 구조는 상술한 물리적 요구에 모두 부응해야 하고, 고수율로 제조되며 저비용이어야 한다. 상술한 물리적 요구 이외에, 종래의 스페이서 구조는 몇 개의 전기적 특성 요구도 직면해야 한다. 구체적으로, 스페이서 구조는 특정 저항 및 2차 방출 특성을 가져야 하고, 고전압 절연파괴에 대한 고저항을 가져야 한다.

종래 기술의 스페이서 구조에서, 알루미늄 등의 절연재료는 코팅으로 덮여진다. 이러한 종래 기술의 스페이서 구조에서, 절연재료는 매우 높은 시트 저항을 가지며, 코팅은 낮은 시트 저항을 갖는다. 다른 종래 기술들은, 절연재료 및 상부 코팅 모두 매우 높은 시트 저항을 갖는 스페이서 구조를 이용한다.

따라서, 스페이서 구조의 벌크상의 수 많은 엄격한 물리적 요구로 인해(즉, 고강도, 정밀한 저항율, 낮은 TCR, 정밀한 CTE, 정확한 기계적 치수 등), 표면의 특성에 대한 부가적 요구를 분리하는 것이 바람직하다. 따라서, 스페이서 구조 제조 공정의 복잡함 및/또는 비용의 증가없이, 스페이서 구조는 상술한 물리적 및 전기적 특성 요구에 부응해야할 필요가 있다.

본 발명은 평판 디스플레이의 분야에 관한 것이다. 더 구체적으로는, 본 발명은 평판 디스플레이의 스페이서 구조에 대한 코팅 재료에 관한 것이다. 또한, 본 발명은 스페이서 구조에 대해 고전압이 인가될 수 있는 스페이서 코팅에 관한 것이다.

본 명세서에 포함되는 첨부도면은, 본 발명의 원리를 설명하기 위해 제공된 설명과 함께, 본 발명의 실시예를 나타낸다.

도 1은 코팅재료상에 영향을 미치는 통상의 2차 방출 계수(δ) 대 입사 빔에너지(E)의 그래프;

도 2는 스페이서 구조를 따른 임의의 높이에서 영향을 미치는 통상의 입사 전류밀도(j_inc) 대 입사 빔에너지(E)의 그래프;

도 3은 본 발명에 따른 스페이서 구조와 관련된 충전 특성의 설명을 포함하는 스페이서 구조의 개략적인 측면도;

도 4는 인접한 양극에 인가된 HV-△V의 전압값을 갖는 본 발명에 따른 스페이서 구조와 관련된 전자 흡인 특성의 설명을 포함하는 스페이서 구조의 개략적인 평면도;

도 5는 인접한 양극에 인가된 HV+△V의 전압값을 갖는 본 발명에 따른 스페이서 구조와 관련된 전자 반발 특성의 설명을 포함하는 스페이서 구조의 개략적인 평면도;

도 6은 본 발명에 따른 스페이서 구조에 적용된 코팅재료를 갖는 스페이서 구조의 개략적인 측면도; 및

도 7은 본 발명에 따른 스페이서 구조에 적용된 코팅재료를 갖는, 미분부(dx)를 포함하는, 스페이서 구조의 개략적인 측면도이다.

본 발명은, 예컨대, 고강도, 정밀한 저항율, 낮은 TCR, 정밀한 CTE, 정확한 기계적 치수 등의 요구에 부가하여 특정 2차 방출 특성에 부응하기 위한 스페이서재료의 요구를 제거한다. 본 발명은, 스페이서 구조 제조 공정의 복잡함 및/또는 비용의 증가없이, 상술한 물리적, 전기적, 및 방출 특성 요구에 부응하는 스페이서 구조를 얻는다. 본 발명은, 스페이서 보디(body)에 적용된 코팅 재료로 상기 성과를 얻는다. 또한, 본 발명은, 코팅상의 엄격한 CTE, TCR, 저항율, 또는 균일성 요구없이 상기 성과를 얻는다. 또한, 본 발명은, 저항성인 스페이서 보디, 및 스페이서 보디보다 높은 시트 저항을 가진 스페이서 코팅을 갖는 장점이 있다.

구체적으로, 일 실시예에서, 본 발명은, 특정 저항율, 두께, 및 2차 방출 특성을 갖는 코팅 재료를 제공한다. 본 실시예의 코팅 재료는 평판 디스플레이의 스페이서 구조의 코팅에 특히 적합하다. 이 실시예에서, 코팅 재료는:

시트 저항(ρ_sc), 및 면적 저항(r)에 의한 특성을 나타내며, ρ_sc및 r은:

ρ_sc100(ρ_sw) 및 r<ρ_sw(l²/8)

에 의해 근사적으로 정의된다.

본 실시예에서, ρ_sw는, 코팅 재료가 적용되도록 채용된 스페이서 구조의 시트 저항이고, l은, 코팅 재료가 적용되도록 채용된 스페이서 구조의 높이이다. 벌크 시트 저항(ρ_sw)은 높이에 의해 나누어지고 주변에 의해 곱해진 구조의 저항으로서 정의된다. 본 실시예에서, 상기 스페이서의 시트 저항(ρ_sw)은 약 10¹⁰내지 10¹³Ω/r의 값을 갖는다. 이러한 특성의 코팅 재료를 가짐으로써, 본 발명은, 평판 디스플레이의 스페이서 구조를 포함하는 벌크 재료상의 엄격한 2차 방출 특성 요구의 필요성을 제거한다.

코팅의 값 또는 균일성에 대한 엄격한 요구를 피하기 위해, 시트 저항(ρ_sc)은 ρ_sw와 비교하여 높은 값을 갖는 것이 바람직하다. 즉:

ρ_sc약 100(ρ_sw)

이다.

이전 실시예에서와 같이, ρ_sw는, 코팅 재료가 적용되도록 채용된 스페이서 구조의 시트 저항이다. 또한, 본 실시예의 코팅 재료는 면적 저항(r)을 가지며, r은:

△V_cc/j_c

로 정의된다.

본 실시예의 △V_cc는 충전전류(j_c)에서의 코팅의 두께를 가로지르는 전압이며, 통상의 HV 디스플레이에 대한 r의 특성을 나타내기 위해 사용되는 △V_cc는 약 1-20V의 범위에 있다. 이 실시예에서, j_c는:

j_inc(E)(1-δ(E))dE

로 정의된다.

상기 관계에서, j_inc(E)는, 코팅 재료에 입사하는 입사에너지(E)의 작용으로서의, 전자전류밀도이고; δ는, 코팅 재료상에 입사하는 전자의 에너지(E)의 작용으로서의 코팅재료의 2차 방출비이다. △V_cc및 j_c는, 예컨대, 오제(Auger) 전자 또는 광전자 분광기를 이용하여 피크로 표본 전류 및 에너지를 시프트시킴에 의해 측정될 수 있었다. 이전 실시예에서와 같이, 이러한 특성의 코팅 재료를 가짐으로써, 본 발명은, 평판 디스플레이의 스페이서 구조를 포함하는 재료의 2차 방출 특성에 대한 엄격한 요구의 필요성을 제거한다. 또한, δ에 대한 엄격한 요구없이 저항율 및 스페이서의 다른 특성을 형성할 수 있고, 저항율에 대한 엄격한 요구없이 코팅을 형성할 수 있다.

상기 목적과 다른 목적 및 본 발명의 장점은, 여러 도면들에 기재된 바람직한 실시예에 대한 다음의 상세한 설명을 이해한다면 당업자들에게 명백해질 것이다.

이하 본 발명의 바람직한 실시예에 대해 상세하게 나타내며, 그 예는 첨부도면을 참조하여 설명된다. 본 발명은 바람직한 실시예와 함께 설명되지만, 이들 실시예로 한정되지 않는다. 이와 다르게, 본 발명은, 첨부된 특허청구의 범위에 의해 한정됨으로써 본 발명의 정신 및 범위내에 포함되는, 대체, 변경 및 등가물을 포함한다. 또한, 본 발명의 이하의 상세한 설명에서, 본 발명의 철저한 이해를 돕기 위해 다양한 특정 세부 사항이 설명된다. 그러나, 이들 특정 세부 사항없이 본 발명이 행해질 수 있음은 당업자들에게 명백할 것이다. 다른 예에서, 공지의 방법, 절차, 요소, 및 회로는 본 발명을 불필요하게 애매하게 나타내지 않도록 상세하게 설명되지 않았다. 또한, 구체적으로, 다음 설명이 스페이서 벽을 나타내더라도, 본 발명은, 포스트, 크로스, 핀, 벽 세그먼트, T형 물체 등으로 한정되지는 않지만, 그들을 포함하는 다양한 다른 지지 구조와 함께 이용되는 것이 적합하다.

도 1을 참조하면, 임의의 각 또는 각들에서 코팅재료에 영향을 미치는 2차 방출 계수(δ) 대 입사 빔에너지(E)의 통상의 그래프(100)가 도시되어 있다. "전기적으로 보이지 않는 것"(즉, 백플레이트상의 행전극으로부터 페이스플레이트상의 화소 인광물질까지 관통하는 편향 전자가 아님)이 남겨지기 위한 스페이서 구조를 위해, 본 발명은 특정 저항율 및 2차 방출 특성을 갖는 코팅재료를 가진 스페이서 구조를 포함한다. 또한, δ=1인 제 1 및 제 2 "크로스오버" 에너지가 나타내진다.

다음, 도 2를 참조하면, 코팅재료에 영향을 미치는 입사 전류밀도(j_inc) 대 입사 빔에너지(E)의 그래프(200)가 도시되어 있다. 그래프(100)에 도시된 바와 같이, 입사 전류밀도는 값(E₂) 근방에서 변화한다. 이 에너지 분포는 벽에 따라 변화한다.

본 발명은 스페이서 구조의 해로운 충전을 최소화한다. 본 발명은 1의 값 근방에서 δ를 유지함에 의해 이러한 실행을 얻는다. 그러나, 도 2의 그래프(200)에도시된 바와 같이, δ는 입사 빔에너지(E)에 의해 변화한다. 따라서, 본 발명의 최적의 코팅재료는 다음으로 한정된다. 저항성 스페이서의 벌크로 전하를 유효하게 방출하는 낮은 δ 코팅을 갖는 것이 바람직하지만, 표면에 대해 평행인 방향에서의 스페이서의 도전성에 상당한 기여를 하지는 않는다.

도 3을 참조하면, 본 발명의 스페이서 구조(300)의 개략적인 측면도가 도시되어 있다. 이러한 스페이서 구조에서, 스페이서 구조(300)의 상부(302)(즉, 평판 디스플레이의 페이스플레이트(304) 근방)는 약간 부로 충전된다. 반대로, 스페이서 구조(300)의 하부(306)(즉, 음극 근방)는 약간 정으로 충전된다. 즉, 스페이서 구조(300)의 상부(302)에 충돌한 전자는 도 2의 에너지 상부 레벨(E₂)의 스페이서 구조(300)에 통상 충돌한다. δ(E)<1 이기 때문에, 스페이서 구조(300)의 상부(302)는 부로 충전된다. 유사하게, 스페이서 구조(300)의 하부(306)에 충돌한 전자는 도 2의 에너지 하부 레벨(E₂)과 충돌하여, 스페이서 구조(300)의 하부(306)가 정으로 충전된다. 그러나, 전체적으로 고려할 때, 각각 상부 및 하부의 에너지 레벨(E2)을 갖는 전자의 에너지 분포는 스페이서 구조(300)상의 정미의 충전을 취소시킨다. 그결과, 정미의 전자 전류의 작용으로서의 화소 편향은 매우 작다.

다음 도 4를 참조하면, 전자를 흡인하는 스페이서 구조(300)의 개략적인 상면도가 도시되어 있다. 상술한 바와 같이, 본 발명의 스페이서 구조(300)상의 정미의 충전은 0으로 된다. 양극(즉, 평판 디스플레이의 페이스플레이트 영역)에 인가된 고전압(HV)값을 감소시킴에 의해, 본 발명의 스페이서 구조(300)의 충전 특성이 변경된다. 구체적으로, HV를 HV-△V로 감소시킴에 의해, 도 1 및 4에 도시된 바와 같이, 스페이서 구조(300)는 증가하는 양극 전류에 따라 정으로의 충전이 증가된다. 그 결과, 전압(HV-△V)이 양극에 인가될 때, 본 발명의 스페이서 구조(300)는 통상 402로 도시된 전자를 끌어당긴다. 본 발명에서, 약 6000V의 HV 값에 대해, △V는 통상 1000 내지 2000V의 값, 또는 HV 값의 약 15-30%의 값을 갖는다. △V에 대한 이러한 값이 구체적으로 상술되었지만, △V는 다양한 다른 값을 가질 수 있다.

낮은 도전성 코팅으로 벌크 저항성 스페이서를 덮음으로써, 본 발명에 의해 다른 이점이 실현된다. 구체적으로, 표면상에 반대되는 벌크 도처에 스페이서 도전성의 균일성을 갖는 장점은 유지된다. 이 장점의 상세한 설명은 "평판 디스플레이의 3차원 초점 구조에 대한 스페이서 로케이터 설계"라는 명칭의 스핀트 등에 의해, 공통으로 소유된 계류중인 미국 특허 출원 제 08/684,270호에 제안되어 있다. 스핀트 등의 출원은 1996년 7월 17일에 출원되었고, 배경자료로서 참조되어 있다.

도 5를 참조하면, 전자를 반발하는 스페이서 구조(300)의 개략적인 상면도가 도시되어 있다. 상술한 바와 같이, 본 발명의 스페이서 구조(300)상의 정미의 충전은 거의 0으로 된다. 양극에 인가된 고전압(HV)값을 증가시킴에 의해, 본 발명의 스페이서 구조(300)의 충전 특성이 변경된다. 구체적으로, HV를 HV+△V로 증가시킴에 의해, 도 5에 도시된 바와 같이, 스페이서 구조(300)는 증가하는 양극 전류에 따라 부로의 충전이 증가된다. 그 결과, 전압(HV+△V)이 양극에 인가될 때, 본 발명의 스페이서 구조(300)는 통상 502로 도시된 전자를 반발시킨다. 따라서, 본 발명의 상술된 특성을 갖는 스페이서 구조는, 양극에 인가된 전압에 따라 전자를 끌어당기거나 반발시킨다. 상술한 바와 같이, 본 발명에서, 약 6000V의 HV 값에 대해, △V는 통상 1000 내지 2000V의 값, 또는 HV 값의 약 15-30%의 값을 갖는다.

다음, 도 6을 참조하면, 높이(l)를 갖는 스페이서(600)는 코팅 재료(602)에 의해 덮여진다. 전술된 바와 같이, 저항성 스페이서의 벌크로 전하를 유효하게 방출하는 낮은 δ 코팅을 갖는 것이 바람직하지만, 표면에 대해 평행인 방향에서의 스페이서의 도전성에 상당한 기여를 하지는 않는다. 벽형 스페이서 구조가 명쾌하게 도 6에 도시되어 있지만, 본 발명은 다양한 다른 유형의 스페이서 구조를 이용할 수도 있다. 스페이서(600)는 백플레이트(604)와 페이스플레이트(606) 사이에서 연장된다. 측정을 위해, 일정 충전전류(j_c)에서 관측하는 것이 유용하다. 이러한 조건하와 ρ_scρ_sw인 경우, 최대 충전전압(△V_w)은:

로 주어진다.

여기서, ρ_sw는 벌크 스페이서(600)의 시트 저항율이다. △V_w값의 유도는 도 7을 참조하여 이하에 주어진다.

도 7을 참조하면, 미분부(dx)를 포함하는 스페이서 구조(700)의 개략적인 측면도가 도시되어 있다. 이 구성에서, 스페이서(600)의 상부(즉, 양극)에서 발생하는 최대 또는 고전압을 가진 스페이서(600)의 베이스(즉, 백플레이트)에 최소 또는 저전압이 발생한다. 따라서, dx 700을 엔터한 전류(i)는:

로 계산된다.

여기서, L은 페이지(page)로의 스페이서의 길이이다.

도함수의 정의를 이용하면, 식 2는

으로 된다.

유사하게, dx 700을 가로지른 전압강하는 옴의 법칙(전압=전류×저항), 즉, V=IR을 이용하여

로 얻어진다.

또한, 도함수의 정의를 이용하면, 식 (4)는

를 제공하도록 풀려질 수 있다.

식 (3)에 대입된 식 (5)의 도함수는

을 제공한다.

x=l/2에서 값이 구해진 경계조건 V(l)=고전압(HV), 및 V(0)=0에 대한 식 (6)의 해법은:

에 의해 주어진다.

여기서, 항은 충전 오차이다.

본 발명의 코팅(602)은, 코팅 재료(602)가 적용된 스페이서(600)의 시트 저항율(ρ_sw)보다 100배 큰 시트 저항율(ρ_sc)을 갖는다. 즉,

이다.

코팅(602)의 시트 저항율이 스페이서(600)의 시트 저항율보다 더 크기 때문에, 스페이서(600)상의 코팅(602)의 균일성의 편차가 결합된 스페이서 재료 및 코팅 구조의 시트 저항 균일성에 영향을 주지 않는다. 본 응용을 위해, 일정 저항율은 2% 이하의 편차를 의미한다. 본 발명의 최적의 코팅(602)은, 최적의 코팅 재료(602)의 균일성이 증가됨에 의해, 더 낮은 저항율값을 갖는 것이 적합하다. 본 발명의 또 다른 장점으로써, 본 발명의 코팅(602)은, 스페이서(600)의 벌크의 충전전압(△V_w)(식 1을 참조)과 비교하여 작은, 제공된 충전전류(j_c)에 대해 코팅(602)을 가로지르는, 전압(△V_cc)으로 된다. 더 구체적으로, 본 발명의 코팅(602)은

인 코팅(602)을 가로지르는 전압(△V_cc)을 갖는다.

즉, V_cc는 벽의 벌크를 통해 전류를 방출하기 위해 필요한 전압보다 작다. 간략화된 도면에서, 시트 저항율은 재료의 시트의 두께(t)에 의해 분할된 저항율에 의해 제공되고, 코팅(602)의 시트 저항(ρ_sc)은 이하의

로써 정의된다.

여기서, ρ_c는 Ω-cm인 코팅재료(602)의 저항율이다.

실제로, 비균일성, 표면, 및 경계 효과가 있어서, 코팅 및(코팅(602)을 통한 ρ_sc(z)의 방향은 도 6의 화살표(608)로 나타내짐)를 통해 ρ_sc(z)는 일정하지 않다. 더 중요하게는, 5kV/1.25mm(즉, 4V/㎛)의 전계가 "시트 저항 방향"으로 코팅(602)에 인가되고, 500V/㎛의 전계가 "면적 저항 방향"으로 인가된다. 재료의 VCR은, 500V/㎛의 면적 저항(r)(코팅(602)을 가로질러 약 10V), 및 근사식 r=ρ_ct 및대신에, 4V/㎛의 시트 저항(r)(코팅(602)을 따라 약 5kV)을 이용해야 함을 의미한다. 상술한 바를 따르고, 인가된 충전전류(j_c)를 통한 단위 면적을 고려하여,

로 쓰여질 수 있다.

식 (9), (10), 및 (11)의 결과를 결합함에 의해, 본 발명의 코팅 재료(602)의 △V_cc는

로 정의된다.

그 결과, 본 발명의 코팅 재료(602)의 면적 저항은

로 정의된다.

따라서, 본 발명의 코팅 재료(602)는 약 100(ρ_sw)보다 큰 시트 저항(ρ_sc), 및 약 ρ_sw(l²/8)보다 작은 면적 저항(r)을 갖는다. r에 대한 이러한 값이 설명되었지만, r의 값은 변경될 수 있고, 약 r<ρ_sw(l²/80)일 수 있다. 또한, 본 실시예에서, 결합된 스페이서 구조 및 코팅 재료 구조가 형성될 때, 스페이서 구조는, 벌크저항율값, 및 그의 높이/길이에 따른 일정 저항율을 갖는다. 즉, 본 실시예에서, 스페이서 구조는 그의 두께를 통해 일정 저항율을 가지므로, 스페이서 구조의 두께 도처에서의 저항율은 5의 팩터보다 더 크게 변경되지 않는다.

또한, 스페이서 구조는 그의 높이를 따라 일정 저항율을 가지므로, 저항율은, 스페이서 구조의 높이에 따라 약 2% 보다 더 크게 변경되지 않는다. 또한, 본 실시예에서, 스페이서 구조는 약 1-2mm의 높이를 갖고, 스페이서 구조가 부착되도록 채용된(벽형 스페이서 구조가 사용될 때) 페이스플레이트 및 백플레이트의 열팽창계수와 동일한 열팽창계수를 갖는다. 본 실시예에서, 페이스플레이트는, 스페이서 구조에 대향하여 산란된 전자의 일부를 반사시킨다. 페이스플레이트로부터의 전자 후방산란에 따라 특정 코팅이 변경될 수 있다. 이러한 값 및 조건이 본 실시예에 이용되더라도, 본 발명은 스페이서 구조에 대한 다양한 다른 값 및 조건을 이용할 수 있다.

또한, 본 발명에서, 코팅 재료(602)는, 낮은 2차 전자 방출을 갖는 재료, 예컨대, 산화 세륨 재료로 형성된다. 본 실시예에서, 이러한 재료가 코팅(602)을 형성하더라도, 본 발명은, 예컨대, 산화 크롬 재료 또는 다이아몬드 등의 탄소 재료로 코팅(602)을 형성할 수 있다. 또한, 본 실시예에서, 약 200Å의 두께를 갖는 층의 스페이서(600)에 코팅 재료(602)가 적용된다.

따라서, 본 발명은, 예컨대, 고강도, 정밀한 저항율, 낮은 TCR, 정밀한 CTE, 정확한 기계적 치수 등의 요구에 부가하여, 특정 저항율 및 2차 방출 특성을 스페이서 재료에 요구함을 제거한다. 본 발명은, 스페이서 구조 제조공정의 복잡함 및/또는 비용의 증가없이 상술한 물리적 및 전기적 특성 요구에 부응하는 스페이서 구조를 얻는다.

본 발명의 특정 실시예의 상기 설명은 예시 및 설명을 위해 제시되었다. 제안된 정확한 형태로 본 발명이 한정되지 않고, 다양한 변경 및 변화가 상술한 내용에서 명백히 가능하다. 상기 실시예는, 본 발명의 원리 및 그의 실제적 응용을 잘 설명하기 위해 선택되었고 설명되었으므로, 당업자들이 본 발명을 잘 이용할 수 있게 하고, 다양한 변경과 함께 다양한 실시예가 심사숙고되어 특별하게 이용될 수 있다. 본 발명의 범위는 첨부된 특허청구의 범위 및 그의 등가물로 한정된다.

Claims (24)

1. a) 시트 저항(ρ_sw)을 갖는 스페이서; 및

   b) 상기 스페이서에 적용된, 시트 저항(ρ_sc)을 갖는 코팅 재료를 포함하며, 거의 ρ_sw(l²/8)보다 작은 면적 저항(r)을 갖는, ρ_sw보다 ρ_sc가 크며, l은 상기 스페이서의 높이인, 코팅된 스페이서 구조.
2. 제 1 항에 있어서, 상기 코팅 재료의 상기 시트 저항(ρ_sc)은 상기 스페이서의 상기 시트 저항(ρ_sw)보다 약 100배 큰 값을 갖는 코팅된 스페이서 구조.
3. 제 1 항에 있어서, 상기 스페이서 구조는 평판 디스플레이이고, ρ_sc100(ρ_sw) 및 r<ρ_sw(l²/8)인 코팅된 스페이서 구조.
4. 제 1 항 또는 3 항에 있어서, 상기 면적 저항(r)은 거의 ρ_sw(l²/80)보다 작은 코팅된 스페이서 구조.
5. 제 3 항에 있어서, 상기 코팅 재료의 상기 시트 저항(ρ_sc)은 상기 스페이서의 상기 시트 저항(ρ_sw)보다 약 100배 큰 값을 갖는 코팅된 스페이서 구조.
6. 페이스플레이트;

   밀봉된 환경에서 상기 페이스플레이트 및 상기 백플레이트가 접속되어 상기 페이스플레이트와 상기 백플레이트 사이에 저압 영역이 존재하며, 상기 페이스플레이트에 대향하여 배치되는 백플레이트;

   스페이서 조립체는 상기 밀봉된 환경을 향하는 방향으로 작용하는 힘에 대항하여 상기 페이스플레이트 및 상기 백플레이트를 지지하며, 동작전압보다 낮은 제 1 전압이 상기 페이스플레이트에 인가될 때, 상기 스페이서 조립체는 증가하는 애노드-캐소드 전류(anode to cathode current)로써 전자를 점점 끌어당기며, 상기 동작전압보다 높은 제 2 전압이 상기 페이스플레이트에 인가될 때, 상기 스페이서 조립체는 증가하는 애노드-캐소드 전류로써 전자를 점점 반발시키며, 상기 밀봉된 환경내에 배치되는 스페이서 조립체를 포함하는, 평판 디스플레이 장치.
7. 제 6 항에 있어서, 상기 스페이서 조립체는 스페이서에 적용된 코팅 재료를 포함하여, 결합 스페이서 및 코팅 재료 구조가 형성되는 평판 디스플레이 장치.
8. 제 7 항에 있어서, 상기 스페이서는 시트 저항(ρ_sw)을 갖고, 상기 코팅 재료는 시트 저항(ρ_sc)을 가지며, 상기 코팅 재료의 상기 시트 저항(ρ_sc)은 상기 스페이서의 상기 시트 저항(ρ_sw)보다 큰, 평판 디스플레이 장치.
9. 제 8 항에 있어서, ρ_sc는 거의 100(ρ_sw)보다 크고, 면적 저항(r)은 거의 ρ_sw(l²/8)보다 작으며, l은 상기 스페이서의 높이인, 평판 디스플레이 장치.
10. 제 8 항에 있어서, ρ_sc는 거의 100(ρ_sw)보다 크고, 면적 저항(r)은 거의 ρ_sw(l²/80)보다 작으며, l은 상기 스페이서의 높이인, 평판 디스플레이 장치.
11. 제 1 항 또는 제 3 항에 있어서, 상기 스페이서의 상기 시트 저항(ρ_sw)은 약 10¹⁰내지 10¹³Ω/r의 값을 갖는 코팅된 스페이서 구조.
12. 제 1 항에 있어서, 상기 스페이서는 그의 두께를 통해 일정 저항율을 가져서, 상기 스페이서의 상기 두께의 도처에서의 상기 저항율이 5의 팩터보다 더 크게 변경되지 않는 코팅된 스페이서 구조.
13. 제 1 항에 있어서, 상기 스페이서는 상기 그의 높이를 따라 일정 저항율을 가져서, 상기 저항율은 상기 스페이서의 상기 높이를 따라 약 2%보다 더 크게 변경되지 않는 코팅된 스페이서 구조.
14. 제 1 항에 있어서, 상기 스페이서는 약 1-2mm의 높이를 갖는 코팅된 스페이서 구조.
15. 제 1 항에 있어서, 상기 스페이서가 부착되도록 채용된 상기 페이스플레이트 및 상기 백플레이트의 열팽창계수의 약 10%내의 열팽창계수를 상기 스페이서가 갖는 코팅된 스페이서 구조.
16. 제 1 항 또는 제 3 항에 있어서, 상기 스페이서에 적용되는 상기 코팅 재료는 산화 세륨 재료, 산화 크롬 재료, 및 다이아몬드 등의 탄소 재료로 구성되는 그룹으로부터 선택되는 코팅된 스페이서 구조.
17. 제 1 항 또는 3 항에 있어서, 상기 스페이서에 적용된 상기 코팅 재료는 약 200Å의 두께를 갖는 코팅된 스페이서 구조.
18. 제 8 항에 있어서, 상기 스페이서의 상기 시트 저항(ρ_sw)은 약 10¹⁰내지 10¹³Ω/r의 값을 갖는 평판 디스플레이 장치.
19. 제 7 항에 있어서, 상기 스페이서는 그의 두께를 통해 일정 저항율을 가져서, 상기 스페이서의 상기 두께의 도처에서의 상기 저항율이 5의 팩터보다 더 크게 변경되지 않는 평판 디스플레이 장치.
20. 제 7 항에 있어서, 상기 스페이서는 상기 그의 높이를 따라 일정 저항율을 가져서, 상기 저항율은 상기 스페이서의 상기 높이를 따라 약 2%보다 더 크게 변경되지 않는 평판 디스플레이 장치.
21. 제 7 항에 있어서, 상기 스페이서는 약 1-2mm의 높이를 갖는 평판 디스플레이 장치.
22. 제 7 항에 있어서, 상기 스페이서가 부착되도록 채용된 상기 페이스플레이트 및 상기 백플레이트의 열팽창계수의 약 10%내의 열팽창계수를 상기 스페이서가 갖는 평판 디스플레이 장치.
23. 제 7 항에 있어서, 상기 스페이서에 적용되는 상기 코팅 재료는 산화 세륨 재료, 산화 크롬 재료, 및 다이아몬드 등의 탄소 재료로 구성되는 그룹으로부터 선택되는 평판 디스플레이 장치.
24. 제 7 항에 있어서, 상기 스페이서에 적용된 상기 코팅 재료는 약 200Å의 두께를 갖는 평판 디스플레이 장치.